TA的每日心情 | 擦汗 2026-3-17 22:01 |
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本帖最后由 大黑蚊子 于 2026-5-29 00:07 编辑 + L$ r. L1 ~6 P1 i! v4 ?& t" x( S
+ F3 V: P& J; `% E第一章 韬(τ)定律的提出背景与理论框架. @, A5 F2 v+ M) b0 p9 J7 Y5 h
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1.1 摩尔定律放缓与"几何缩微"的困局
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' |) V; ^1 e N* l- E- W$ d半导体工业的发展史本质上是"几何缩微"(Geometric Scaling)的历史。在摩尔定律(Moore's Law)和登纳德缩放定律(Dennard Scaling)的引导下,芯片性能通过晶体管尺寸的不断缩减、单位面积集成度的指数增长而持续提升,时间长达半个多世纪。/ ]" B7 M! G* t. F: \
然而,这一范式在7nm以下节点遭遇了根本性困难:
0 U6 o( ]2 P( ~8 u$ F. b1 a# @- Dennard缩放定律早已失效——晶体管缩小不再同步降低功耗密度,后段互连的RC延迟取代门延迟成为主导瓶颈。
- 极紫外(EUV)光刻设备被少数厂商垄断,多重曝光(Multi-Patterning)导致成本激增,良率难以维持。
- IRDS国际路线图共识:7nm以后纯几何缩放的PPAC(性能、功耗、面积、成本)回报急剧下降,数据搬运的能耗成为主矛盾。
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' i, E; i! N6 M何庭波在ISCAS 2026的主题演讲中直接指出:"传统演进提供的微缩增长,已经无法满足越来越多的性能、功耗、集成度的需求。因此在移动终端领域,我们必须在摩尔演进之外探索新的技术路径。"
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1.2 从"几何缩微"到"时间缩微"
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; C- K+ e# m% }* c( K% L1 p A% s韬(τ)定律的核心思想是范式转移:将芯片性能优化的核心目标,从"把晶体管做小"(几何缩微)转为"把信号路径做短"(时间缩微)。这一思想并非凭空而来——在学术界和工业界,从Elmore延迟模型到STCO(系统工艺联合设计),"以延迟为优化目标"的认知早已有之。但华为的区别在于,它首次将这一思想系统化为一套跨越12个数量级(皮秒到秒)的统一设计方法论。
9 _5 k. W+ k# Q- c. J( h7 X: E$ e5 O2026年5月26日,华为在IEEE ISCAS 2026首日发表了由副董事长何庭波署名的论文"A Time Scaling Theory for Multi-Layer Electronic Systems",正式提出τ定律。在次日会议中,海思麒麟与巴龙首席架构师黄勇(Huang Yong)等几位IEEE Fellow详细分享了LogicFolding(逻辑折叠)的技术细节。# O' j% g8 d* p0 ?& g
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' a) }0 N% v9 d1.3 τ 定律的数学定义
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论文中将τ定律定义为跨层KPI框架,而非Dennard量级的比例定律。其数学表达为: C1 n* f9 X4 q
τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)
4 x. |% P# o( C; Y τ_{n+1} = τ_n / α4 F3 B4 [0 d0 e% w Y
其中:! _% ?& g3 n$ _" N' U
- τ_transistor:晶体管层面的时间常数
- τ_circuit:电路层面的时间常数(门延迟、互连RC)
- τ_chip:芯片层面的时间常数(跨IP路径、时钟树、NoC延迟)
- τ_system:系统层面的时间常数(片间互连、网络、软件栈延迟)
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4 B: z$ i9 o/ J p+ _" [8 S3 oα 的经验区间:移动约1.3×/年,自动驾驶约1.5×/年,AI工作负载最高可达10×/年。τ并非新器件物理的发现,而是一个可操作的延迟/时延KPI——它的价值在于统一了工艺、电路、架构、系统四层的对话语言,使得所有层级的设计决策都可以围绕"时间"来算账。
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1.4 跨层次时间常数的统一框架
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τ定律最重要的洞察在于:当工艺微缩红利消退,系统性能的提升空间主要存在于各层次之间的"接口损耗"中。传统Fabless模式下,IP供应商、芯片设计公司、EDA工具商、封测厂各管一段,层级之间通过标准接口交互——这种分工虽然高效,但每个接口都意味着时间损耗。τ定律的做法是将这些散落在不同层次、不同公司、不同供应商的优化目标重新拧成一条线,以全局时间最优为目标进行联合优化。8 i; Q) @1 g/ h9 L2 a
( s* @$ F v4 S/ H3 d8 N/ t第二章 LogicFolding(逻辑折叠):τ定律的工程实现
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如果τ定律是理论框架,LogicFolding就是它在芯片设计领域的工程落地。黄勇在ISCAS第二天的演讲中明确表示:"今天分享的是过去几年在移动终端SoC芯片设计领域的一些工作——基于逻辑折叠的移动终端SoC设计实践。"
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" U0 u/ _8 c# f9 @2.1 逻辑叠逻辑:与传统3D封装的本质区别 F p9 W& R; b; n2 f& V/ q
5 d# H0 n% k. n4 G2 p- ~产业界已有多种成熟的3D技术方案:HBM通过存储堆叠提升带宽密度,CIS堆叠实现像素阵列和逻辑的分层优化,3D V-Cache通过缓存堆叠提升特定场景性能和能效。但黄勇指出:"这些方案大多属于相对固定的结构,以及粗颗粒度的堆叠方式,它们的互联密度、设计自由度和逻辑拆分能力仍然有限。". L& A! B3 ?: n8 I9 Q
传统3D封装与LogicFolding的核心区别在于设计颗粒度:- o' {0 W# N7 a9 }, b9 [+ B# ^! M& e
- HBM(D2W堆叠):约1万根互连,固定功能,物理上堆叠但逻辑上各自独立。
- AMD X3D(D2W Cache堆叠):约10万根互连,整Cache Die堆叠,粗颗粒度。
- LogicFolding(W2W逻辑叠逻辑):远超上述量级的互连密度,在同一模块内标准单元可跨TOP/BOT Die分布——同一个IP不再仅存于2D平面,上下层是同一个IP。
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! ^- K8 L6 B6 U5 a: q黄勇阐述折叠后的SoC架构:"折叠以后,上层Die和下层Die不再有独立的模块子系统,而是上下层通过海量互联形成模块子系统。上下层Die不再是独立的单芯片,而是一个单芯片不可分割的一部分,还能方便地实现上下层Die资源的均衡分配。"
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2.2 W2W Face-to-Face Hybrid Bonding
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_9 }" v6 k" [8 J0 `LogicFolding依赖于两项核心工艺:/ \. u, U3 _0 }. ^4 V% t$ S
- Face-to-Face Hybrid Bonding(正面对正面混合键合):两片晶圆(Wafer)正面对正面,通过阵列式的铜柱(Cu Pillar)实现超高密度键合。关键指标:Kirin 2026 HB Pitch = 1.5 μm,顶层金属间距(Top Metal)≈ 720 nm,目标齿轮比(Gear Ratio)≈ 1。
- 背面TSV工艺(Backside TSV):下层Die需要减薄,并通过跨层硅通孔实现上下Die的电气连接。引入TSV Keep-Out Zone(KOZ),会挤占部分有效面积——"+60%逻辑密度"是trade-off后的结果,不是免费午餐。. [. J5 A q/ P
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相比于D2W(Die-to-Wafer)方案,W2W的优势在于支持远超D2W的互连密度——这是logic-on-logic的前提条件。代价则是无Die级配片、无系统级冗余——无法像D2W那样挑KGD(Known Good Die),良率对键合工艺更加敏感。
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( ?; K9 _1 E4 y/ w, N2.3 细粒度逻辑分区(Fine-Grained Logic Partitioning)
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这是LogicFolding设计理念中最核心的概念,也是工作量最大的部分。传统3D设计中,一个IP模块被打包在单个Die上("模块钉死在某一Die")。而LogicFolding要求在IP设计之初就以3D布局为出发点,同一模块内的标准单元可跨TOP/BOT分布——利用上下两层的结构,寻求逻辑链路的最短路径。
& B4 F9 b& [7 k9 `; z' D三个关键技术要点:
: L5 a! Q$ O( ^6 n$ A0 I( d- Ultra High-Density HB(超高密度混合键合):W2W堆叠,键合点的分布密度远超存储堆叠。逻辑芯片之间的连线极其密集且位置随机,需要数量巨大的HB来互连,对堆叠工艺提出极高要求。
- Systematically Minimized HB-to-TM Fanout Ratio(系统最小化键合点到顶层金属扇出比):由于逻辑堆叠穿过HB的是不可预知信号线且扇出众多,HB附近绕线拥塞非常严重。最小化扇出比是缓解拥塞的关键——需要在EDA算法上进行相应调整。当前国际EDA工具(如Cadence Integrity 3D-IC)的Place仍类似"打平3D成2D再做",不支持真正3D原生布局。
- Fine-Grained Logical Partition(细粒度逻辑分区):在架构设计阶段就必须把两个Die的单元数量和尺寸控制得非常接近,否则良率和成本都难以优化。海思作为全国最大最全的Design House,具备这样的能力和资源。
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2.4 SkyClock:跨Die时钟方案. v. B {1 d+ b! w
8 {* R h( p9 Y. o! t" b! _跨Die时钟分布被多位分析者评价为"全场技术含金量最高的一页"。LogicFolding设计带来两个根本性时钟问题:
/ ]# F/ k, u2 [' Q* f% a- STA Corner数量爆炸:TOP Die可能落在FF Corner,BOT Die落在SS Corner,跨Die的PVT(工艺、电压、温度)角组合相乘式爆炸,传统2D STA直接失效。
- 时序窗口变窄:时序路径分布在不同的Die上,时钟路径和数据路径的延时差异偏大,时序窗口变得更小。
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( B0 J2 X- |0 j& l6 n1 ?- h6 o* MSkyClock的解决方案:Clock Mesh主体放在上层Die,通过高密度HB直接下插到底层Die的Local Mini Clock Tree,下层Clock Tree极简化。成果:最大Clock Skew从135 ps降至101 ps(-25%),核心时钟最大深度-42%。0 X* j2 C# P: H
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2.5 散热与供电管理
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% P/ U0 d, D; vLogicFolding引入了全新的物理设计挑战:5 E2 {1 o B6 N. K
- 散热(Thermal):下层Die(夹心层)垂直散热能力下降,下层减薄进一步削弱横向导热能力。解决方案是在物理设计阶段引入热感知的Partitioning/Floorplan/Placement——将上下层Hotspot错开布局,降低折叠后的峰值功率密度;同时优化封装散热方案。根据PPT数据,优化后的散热曲线比传统3D堆叠更优,与2D平面结构接近。
- 供电与电源完整性(Power Delivery & PI):HB既要服务信号Mesh又要服务PDN(供电网络);多电源域TSV管理;全芯片PI Signoff复杂度急剧上升。折叠架构引入的Complex PDN问题需要从设计和仿真全链路解决。
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2.6 DSP案例的PPA数据1 _: G G" J1 G- f) H3 k
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黄勇以一个基带DSP模块为例,展示了LogicFolding相对传统2D设计的收益(这份数据被多位分析者评价为"只能用震撼形容"):
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- c5 `# j6 R s. V1 }( H| 指标 | 相对2D的变化 | | Die面积 | -40% | | 主频 | +37% | | 总功耗 | -24% | | Buffer数量 | -56% | | 线长 | -25% | | 线电容 | -34% | | 时钟树面积 | -19% | | 时钟线长 | -28% | | 时钟电容 | -56% | | 核心时钟最大深度 | -42% | | 最大Clock Skew | 135 ps → 101 ps(-25%) | 5 h) R6 R$ w6 f* e
关键物理路径缩短数据:SRAM访问黄色路径从676 μm降至307 μm,红色路径从570 μm降至约10 μm以内;逻辑到逻辑最长的关键路径从680 μm降至451 μm。2 h8 `6 ?1 ]* f
一个DSP IP的纯路径优化就这么多收益——"芯片设计发展了这么多年,逼近摩尔极限又喊了这么多年,突然天降一个升维设计方案,能降低这么多信号路径。"
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2.7 芯片级性能收益与路线图, z7 }, o. e* n
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基于麒麟2025年产品(未指明具体型号)为基线(=1),公布的全芯片级收益数据:' H1 t- f& d+ H' \; U5 {
3 d! h( u3 r1 G9 D; v| 指标 | 2026年 | 2027年 | | 晶体管密度(Chip Level) | +60% | +70%(2028年+80%) | | CPU单核性能 | +15% | +44% | | CPU多核性能 | +24% | +56% | | GPU性能 | +38% | +87% | | NPU性能 | +140% | +213%(绝对性能3.1倍) | | CPU能效 | +12% | +34% | | GPU能效 | +40% | +78% | | NPU能效 | +81% | +118% | 9 i( P& L. o9 f& l5 W
密度路线图:LogicFolding(2025年基线=1)2026年1.6×、2029年1.8×。对比Leading Foundry(2020年基线=1):1.5×(匹配节点)→ 1.8×(1.4nm节点)。华为给出的对比结论是——用逻辑折叠做到了与先进制程演进同等的密度收益。- _$ V" ?% I& j
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5 ~% y# c; j0 P* A& ?3 p第三章 IP-EDA-工艺全栈重构
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. N9 T! ^5 w8 }LogicFolding从概念走向真实芯片产品,面临的根本挑战不在于某一环节的优化,而在于"整个工具链和设计方法学都需要从零重构"。黄勇在演讲中坦陈:"应该需要很多年才会有完善好用的工具链,现在的工作必须在工具很不成熟的条件下完成。"
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3.1 3D原生IP设计:从黑盒到协同0 z& z3 O0 K }2 t1 b, r
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传统的Fabless芯片设计是以平面IP为核心进行的。Arm IP拿过来,不管怎么封装,它都是一个区块一个IP。在2D设计的成熟链条中,各方交付的是一个黑盒:接口固定、时序固定、修复机制固定——"我交付了,你别碰我内部"。
5 S! r* Z1 L0 x$ T. D- ~- W/ @1 @5 DLogicFolding彻底打破了这一模式。同一个IP不再仅存于2D平面,而是在上下两层Die上协同工作——这相当于给芯片设计升维了。一个SRAM IP在折叠设计中,某些Bit-Line/Word-Line因3D折叠变短,访问频率可以提高;某些Bank因为热环境不同需要更细粒度的监控;跨层路径因为Bonding Variation需要额外Margin。传统的黑盒交付模式无法满足这些需求——你需要SRAM为了你的3D可靠性和全局时间目标去改内部逻辑、改错误恢复、改冗余结构、改上报语义。
- ?! h. K( S' ^5 v/ W- k这就是τ定律被称为"只有海思能做"的原因——海思被迫在过去几年把软件栈、指令集、关键IP、SoC集成、互联协议、先进封装、3D集成、系统Fabric全部做到自主可控,从而拥有了"命令各个层次的架构师为了全局τ目标而改动内部设计"的权力。这是全栈自研在商业逻辑上的自然延伸。
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3.2 EDA工具链:从"假3D"到"真3D"
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"设计流程和方法学是逻辑折叠遇到的最大挑战。从平面转向立体空间,不再有成熟的工具链支持。"黄勇在演讲中直接点出了EDA的核心问题。$ g5 q" [. ?# I, V
当前国际主流EDA工具对3D设计的支持停留在"伪3D"阶段——将3D设计打平成2D后在每个Die上各跑2D工具,优化目标仍然是单Die内的时序、功耗和布线拥塞。而"真3D"(True-3D)要求:
! t9 D+ J. A! q& i! N- p1 e3 D- Cell-Level 3D Placer:标准单元可在Module内跨Die摆放,以全局目标函数进行优化。
- 3D CTS(Clock Tree Synthesis):如SkyClock方案的自动化实现。
- Cross-Die STA:处理跨Die时序路径的Signoff。
- 3D Power Grid分析与PI Signoff。
- 多层Die统一的Partitioning / Floorplanning。+ S6 t u* Y1 @$ e% s
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学术界已有重要进展:北京大学团队的早期真3D流程结果显示,相对"伪3D"方案,线长减少约30%,WNS改善6%,TNS改善12%,峰值温度仅上升不到3%(近乎无损线长)。华为目前的Enhanced EDA+Multi-Die Co-Opt Loop(含良率联合优化)正是在这一方向上推进。考虑到何庭波明确写的麒麟2026和2027已经在Silicon阶段,说明华为已经在不成熟的工具条件下完成了流片——投入之巨大可见一斑。) z! L) c# z. m
1 K8 c+ C* o' k8 T% H- o* M3.3 跨Die静态时序分析(Cross-Die STA)* u3 l/ n6 e+ _1 L$ o' r5 @7 B
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跨Die STA是3D签核的核心痛点。传统的时序分析基于PVT Corner组合,但在LogicFolding中,Top Die和Bottom Die可能处于完全不同的工艺/电压/温度角——导致Corner组合数量级上升。华为公布的解决路径包括:SkyClock方案压Skew;Cross-Die Clock Skew Minimization Techniques;以及多Die统一的时序建模方法。3 |3 G7 O! s; s9 z" C$ Q
黄勇在演讲中还提到时序收敛(Timing Closure)——LogicFolding不仅增加了Corner数量,还因为跨Die路径的物理延时差异增大而使时序窗口变窄,对设计和Signoff都提出了更高要求。7 M" T/ V: Y X4 T
X- X; o1 I7 e. f9 A( b" X3.4 良率模型与成本分析
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折叠良率的公式为:Y_Folding = Y_Top × Y_Bottom × Y_Bonding。三个因素相乘,直觉上良率应当远低于单片2D方案。但华为指出了几个关键的反直觉因素:
$ i( W$ {" ~7 v+ N0 z" W- 单Die面积变小:折叠将一颗大Die拆成两片更小的Die,在Poisson缺陷模型Y=exp(-AD₀)下,面积减半意味着单Die良率≈√Y₀。两片独立良率相乘回到约Y₀水平,再乘以键合良率(接近1时),整体良率可与2D单片相当。
- 工艺爬坡成果:Kirin 8000/8000A已下放到畅享90系列千元机,N+2/N+3工艺的实际良率远好于外界传闻——能做Binning本身就是高良率的证据(Binning的前提是绝大多数Die是好的)。
- DFY(Design for Yield):华为在设计中引入了Smart Redundancy等DFY方案。# z& s# k& O/ ^: c
8 ] A* O; q6 m但良率模型的限制同样明确:在手机2层小Die上可行,不等于推到大面积AI Die上同样成立。华为在Cost & Yield一页只给公式、不给任何具体数字——这恰好是"华为自己也还没填上的那一格"。
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第四章 实践验证:麒麟2026/2027流片
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4.1 手机线LogicFolding已经进入Silicon阶段
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1 q u/ ?* N7 y c9 ?9 s2 P何庭波在ISCAS 2026的发布会上明确写道:"麒麟2026和2027已经在Silicon阶段。"黄勇次日演讲的性质是"分享过去几年在移动终端SoC芯片设计领域的工作"——用现在完成的语态描述已完成的工程实践。可知LogicFolding不是PPT方案,而是已经完成了至少两代产品(2026/2027)的设计和流片,其中2026款已进入工程测试阶段。
0 `6 {5 v: |* }! c) ]8 S公布的2026年芯片级关键指标:P-Core能效+41%、最高频率+13%、主频达3.1 GHz。这些是Silicon Measured数据而非Simulation——验证了LogicFolding从设计到制造的整条路径已被打通。7 B" q$ O. S0 s9 v- N( @# l# y
"如果它还没落地,我会说这东西要实现,必须IP从零开始,要把IP-EDA-工艺全通了才行,实在太难。但是他在发布的时候,麒麟2026和2027已经Silicon了,所以我无可反驳。"——分析者评价0 v3 Q, _ ]9 O4 C. q
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4.2 制程现状的重新评估:N+2/N+3的良率证据
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通过华为目前在售手机的芯片配置,可以反推各制程节点的实际良率状态:7 o' `0 X' T0 r: D" `
- Kirin 9030(N+3 DUV)用于Mate 80旗舰。
- Kirin 9010S(N+2 DUV)用于Nova 15 Pro等终端走量机。
- Kirin 8000/8000A(N+2)用于畅享90 Pro起售1699元的千元走量机。! ^8 P7 r; R# X9 W- a( C: M
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关键证据:8000A作为残血版放在更低价的畅享90中,这是典型的Binning策略——Binning的前提是绝大多数Die是好的,只把分布尾部的边缘片做小阉割。如果N+2真是传闻中的灾难良率,它根本塞不进一台还要走量盈利的千元机。3 w& i2 ~9 b: m& |: H$ k
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第五章 数据中心线:鲲鹏CPU与昇腾SuperPod* [' a/ d# j" O
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τ定律的叙事分两条线:手机线(Kirin LogicFolding)解决"在受限制程下如何持续提升能效";数据中心线(鲲鹏CPU+昇腾NPU)解决"在AI大算力场景下如何打破互联瓶颈"。
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5.1 Circuit Folding与Chip Folding
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4 Q `! m8 K$ r3 t# z在鲲鹏CPU上,华为使用了两层折叠策略:
e4 |) \7 r3 {) O9 F- Circuit Folding(电路级折叠):不升级工艺节点,仅通过3D折叠优化关键路径。Reg2Reg从1.0L缩短至0.4L(代号Project Tiramisu),2.6 GHz基线提升至约3.2 GHz——其中线长贡献+468 MHz,CTS贡献约+100 MHz。证明5nm以下互连延迟>门延迟已成为高频设计的核心瓶颈。
- Chip Folding(芯片级折叠):Kunpeng 950的2.5D Edge I/O从12k Pins(40 μm Bump)升级至3D Area Array的1.2M Pins(20 μm),互连密度提升100倍。核心数从64增至96,LLC从1.7 MB扩至2.8 MB,SPECint提升+78%,能效+37%。
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| 指标 | Kunpeng 950 | Kunpeng 960(目标) | | 核心频率 | ~3.2 GHz | 4.0 GHz(+54%) | | 核心数 | 96 | 待定 | | 金属层 | 28层(Skybridge) | 42层 | | 堆叠方式 | 2 Die W2W HB | 3 Die | | HTL密度 | — | >200/mm² | | 主要瓶颈 | — | Gear Ratio需≤3 |
7 K. l. Q. c0 R( V0 y/ @" \Kunpeng 960的目标是4.0 GHz——华为明确表示"4GHz不是口号,路径存在",取决于工艺迭代和Gear Ratio的改善。 B% [/ i" \& l
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5.2 Unified Bus:用系统架构换时间
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6 F3 F* q. \' w2 {Unified Bus(统一总线,UB)是τ定律在互连层的核心实践。李博杰(前华为研究员)通过OpenURMA开源项目对UB做了全链路实现与评测,揭示了UB是"靠架构不靠工艺"换取性能的典型范例。- L: `" @4 n: g% m
传统RDMA网卡挂在PCIe后端,一次远端访问的关键路径上要走五趟PCIe(Doorbell→DMA取WQE→远端读→本地写→CQE写),光这五趟就约1650 ns。UB将控制器直接放上片上总线,CPU的一条Load/Store指令本身就是Verb——那五趟PCIe直接消失,只剩约30 ns的片上总线穿越。端到端延迟对比:UB Load/Store ~500 ns vs RoCEv2 ~2236 ns——快约4.47倍,没有任何工艺变动。
# f0 T$ Z# ^1 D更关键的是连接状态的扩展性:传统RDMA每张网卡维护的连接状态是O(N×M),UB拆分为O(N+M)。在1024×1024规模下,UB仅需110 KB SRAM,RoCE需要537 MB——省了约4855倍的状态量。吞吐方面,UB提供分级Ordering语义,WR吞吐高2.80倍。- n( x3 M, h7 S" g- x$ v
"4倍延迟、4855倍状态、2.8倍吞吐——没有一项依赖新工艺,全是架构重构的结果。这才是'时间缩微'最该被看见的形态。"——李博杰% ~5 _6 }2 C0 m1 \: J1 G8 I
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5.3 Hi-ONE光互联与SuperPod演进, x, ?$ m2 k" ]0 ?
" `) ^% u* C$ z5 l+ l w$ @# p在昇腾SuperPod的Scale-Up互连上,华为引入了Hi-ONE光互联方案:8 Tb/s每芯片每方向、224G×36 Lane、电SerDes距离从100 cm缩短至5 cm、机柜级100 m级光学Reach。UB实现的远端访问从数十μs降至100 ns——约500倍的延迟缩减。
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6 V$ \' B- ~. `1 |% D/ e% A| 代际 | NPU数量 | 聚合带宽 | 关键特性 | | Ascend 910C (2024) | 384 | 301 TB/s | 电互联 | | Ascend 950 (2026) | 8,192 | 16.3 PB/s | UB + Hi-ONE | | Ascend 960 (2028) | ~16,384 | >16 PB/s | 光学规模 | | Ascend 990 (~2030) | 待定 | 待定 | LogicFolding进AI大Die | ' Q/ A* s0 \+ [
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5.4 Ascend 990:LogicFolding进军AI大Die
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8 ~0 F& ~& f+ d. @) Q& J+ [) }这是τ定律叙事中远期最大的"赌注":将手机2层小Die的LogicFolding技术推广到约700 mm²的AI加速器大Die、进化到3-4层堆叠。在手机端,小Die的缺陷良率回收(面积减半→单Die良率≈√Y₀)是代数上可行的。但在700 mm²大Die上,大面积本身就是缺陷良率的灾难区,Y₁×Y₂×Y₃×Y₄的复合将面临巨大风险。所有技术细节都很详细,唯独良率一页只给公式不给数字——这恰好是华为自己也还没填上的那一格。手机端,他们很有信心;AI端,那场仗才刚开始。
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3 o8 y0 D$ @- M7 s" r% X' D第六章 全栈联合调优:τ定律的独占性优势9 ]+ u$ b# }" n/ |3 O$ {( D
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6.1 为什么只有海思能做?' p9 K* ^1 P; }$ J7 ?7 w9 Y
; o8 h, V7 J vτ定律和LogicFolding,表面上是定义了一个全局时间的优化目标。但这种"全局最优"的实现,需要的不仅仅是技术上的可行性,更是一个其他人难以复制的组织条件:全栈可控。
( |3 O+ e7 A0 i. _" f' W% M在大多数芯片公司里,芯片设计是一场漫长的拼图游戏。CPU Core是一个IP,NPU是另一个IP,DDR Controller、PCIe、SerDes、NoC、安全岛各是一个IP——每个IP都有自己的交付合同、验证边界和可靠性假设。你可以把这些模块摆得近一点、连得密一点,但你很难要求它们为了一个全局τ目标,把自己的内部逻辑、状态机、容错策略一起重写。这不是技术问题,是商业协作、验证责任、交付节奏上的不可行。5 u. h! G) A8 X% n; @/ u
华为海思在过去几年被迫走了一条特殊的路:软件栈自己做、指令集自己定义、关键IP自己掌控、SoC集成自己扛、互联协议自己推、先进封装和3D集成自己打通。这条路当然很苦,但苦到最后会形成一种很特殊的技能点——"从指令集到散热膏"的全栈联合调优能力。5 r& g2 H+ O* Z3 E n; D
8 y8 ?' P, X5 }. C) P' s6.2 IP黑盒问题的突破, `5 m' ]+ }5 X i: Y
. q3 J3 y" Z& g% i4 y- A0 [- P举一个具体的例子来说明τ定律独占性的来源。假设一家创业公司也想搞3DIC,它从一个传统IP供应商外购SRAM IP。正常情况下,这个SRAM交付的是黑盒:接口固定、时序固定、修复机制固定、能跑多少频率就是多少频率。但在LogicFolding设计中,这个SRAM需要:因为3D折叠变短而调高访问频率、因为热环境不同而增加Bank级监控、因为Bonding Variation而添加额外Margin、因为某些故障需要从Fatal降级为可通过Redundancy+Firmware修复。
^* F p# S# t0 Y1 p: i2 W4 o要SRAM为你的3D可靠性和全局τ目标改内部逻辑,等于让它把黑盒打开重新参与你的系统架构——这对传统IP供应商来说,技术上可行,但商业上不现实。海思能够做到,是因为它控制了全链条——NoC、内存系统、固件、驱动、调度器都在手上。发现某条跨层Link不稳定,硬件可以标记,NoC可以绕路,固件可以记录拓扑,驱动可以报告给Runtime,调度器可以避免关键任务——系统把它当成"性能降级但仍可用"的资源,而不是"坏了就死"的故障点。
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0 B6 X7 {! |+ |8 _6.3 芯片设计与软件的垂直打通
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! Z( ^% R/ m$ E' Q8 j"τ定律不只是制造的事"——李博杰在分析中指出,τ定律的真正价值不在于"等效1.4nm"的制造口径,而在于它终于给"用系统级的时间优化换性能"这件事正了名。过去十几年算力的大头增长,很多来自于架构创新(GPU/NPU/专用加速器)、片上互连演进和系统软件优化——不是来自新工艺。Unified Bus的500 ns vs 2236 ns就是一个"架构>工艺"的干净证明。
5 G" j4 K% w' ^( Y这种从制造延伸到架构和软件的视角,要求从业人员必须跨越传统的专业壁垒。华为当前的组织架构——从指令集(灵犀)到芯片(Kirin/Kunpeng/Ascend)到互联(UB/Hi-ONE)到系统软件(openEuler/MindSpore)——天然适配这一需求。
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第七章 对后续半导体领域的演化推演与预测
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基于上述技术分析和华为公布的实践数据,以下对后续先进半导体领域在IP、EDA、工艺三个层面的演化进行合乎逻辑的推演。+ P# F% r7 `0 e9 F H2 _
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7.1 IP层面:从平面IP到3D原生IP的范式迁移& L2 C) Q( ]( [* f) L" G( W
2 }) t+ M8 n! w# N推演1:3D原生IP将成为一个独立的设计品类" N, X2 Z+ k% }2 B/ l) N3 G
未来5-7年,"2D平面IP"和"3D原生IP"将分化为两个独立的设计品类。3D原生IP不是简单地在两个平面IP之间加TSV——它要求IP内部的逻辑链路、物理布局、时钟单元和供电网络都围绕跨Die最短路径重新设计。这意味着IP供应商需要从"交付黑盒"模式转向"交付可配置白盒"模式——至少在3D设计的关键路径IP上。这一转变将首先在存储相关IP(SRAM、Cache)和高速接口IP(SerDes、DDR PHY)上发生,因为这些IP对RC延迟和热环境最敏感。
0 i* o% [ t7 k# B- O8 \推演2:IP授权模式将从"买IP"转向"买IP+3D协同设计服务"- I6 F$ ^0 [+ g! |
对于外购IP的Fabless公司,黑盒IP在3D设计中将成为瓶颈。未来的IP授权可能包含两层:基础层是标准2D交付,高级层是支持3D协同设计的"开放接口IP"——允许客户在NDA框架下获得IP内部的关键时序和物理参数,以用于跨Die联合优化。这一模式虽然增加了IP供应商的开放风险,但在3D设计成为主流的趋势下将不可避免。
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7.2 EDA层面:真3D工具链的加速成熟) `9 q5 W1 V' m" `3 t0 g. v3 C9 a
6 v. K, ?3 F7 w5 o+ E) }' X推演3:Cell-Level真3D EDA工具将在3-5年内形成初步商用能力- N1 J+ I7 z1 w4 u& L2 U
当前的"伪3D"EDA方案(打平3D为2D后独立优化)只能作为过渡方案。随着LogicFolding的麒麟2026/2027已经流片,说明了在不成熟工具条件下已经可以完成设计——但成本和周期一定远高于成熟工具。这一现实需求将驱动EDA行业加速"真3D"工具的开发。关键技术节点包括:
; C& U3 q6 Q& a: g9 g Y- 3D Placement:基于全局3D目标函数的标准单元跨Die布局引擎。
- 3D CTS:如SkyClock方案的自动化实现与优化。
- Cross-Die STA:多Die统一的时序建模与Signoff流程。
- 3D Power Grid Analysis:多层供电网络的协同仿真。
- Thermal-Aware Optimization:3D布局中的热感知自动优化。
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北大团队早期真3D EDA原型的线长-30%结果已经验证了方向的正确性——从学术原型到商用工具的工程化将是未来3-5年的主题。国内EDA企业如华大九天、概伦电子等在这一方向上将有先发优势——因为他们可以直接与海思的3D设计需求对接迭代。
S& O3 ^3 \: o推演4:AI驱动的EDA优化将成为3D设计的使能技术
, V. k8 F8 z: @6 Q3D设计的搜索空间是2D设计的指数级扩大——Partitioning×Placement×Routing×Clock×Thermal×PDN的联合优化复杂度远超现有工具的处理能力。AI/ML驱动的优化(如强化学习Placement、GNN辅助时序预测)在3D场景中从"锦上添花"变为"必要条件"——没有智能搜索策略,人工调参不可能覆盖如此高维的设计空间。
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8 P2 h; ~8 p3 @& e8 |" _! B7.3 工艺层面:国产与全球化路线的分叉& n/ Z; V' w e$ F3 e/ ~
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推演5:全球半导体工艺路线将正式分叉
^% h! S3 _& ]LogicFolding的提出和工程验证,标志着半导体工艺演进不再只有"把晶体管做小"这一条路。在DUV多重曝光接近尽头后,"逻辑堆叠"+Dual Wafer架构形成了与"继续推动EUV/High-NA EUV"平行的技术路径。
2 ]! Z% l/ V4 o: W9 f( \全球路线分叉的具体内涵:/ q1 p( C. B/ n
- 全球化路线(TSMC/Samsung/Intel):继续推进GAA/CFET先进制程,3D方向以HBM、Chiplet、先进封装为主——"把盒子叠起来"。粗颗粒度、相对固定的结构,不改IP内部。
- 国产路线(华为/海思+国产Foundry):在DUV工艺限制下,以LogicFolding为核心——"为了盒子叠起来以后还能可靠高效地工作,把盒子里面也一起改"。细颗粒度、3D原生IP、W2W逻辑叠逻辑。
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1 K& c6 P: v+ k7 ]" `"之前一套流程能给全球所有设计厂商用的时代不存在了。至于分叉之后,结果是什么?五年后,我们来看看吧。"——分析者评价
( O3 n9 ?# f( B9 J. t+ s推演6:先进封装和键合精度将成为新的制程竞赛焦点
- `- y) j. G# h4 k3 p2 Z G3 u当几何微缩受阻,竞争的焦点将部分转移到封装和键合领域。W2W Hybrid Bonding的对准精度(当前~1.5 μm HB Pitch)、晶圆平整度(Z轴一致性)、减薄工艺(应力控制)、TSV深宽比的持续优化,将扮演和光刻精度类似的"制程指标"角色。在这些参数上的进步,将直接决定LogicFolding能堆多少层、能推多大的Die。3 M6 ^$ H: S7 ~
a8 W" N8 O; z) M2 d) t7.4 产业链格局:从分工到整合: o- K4 ?2 t( ~( S3 U$ Y# E
: t: \2 l O3 r% B推演7:垂直整合模式将在先进半导体领域获得竞争优势' I- ?7 [$ n) K, S# F
过去三十年的Fabless+Foundry分工模式,建立在"标准平面工艺可以被所有设计公司共享"这一前提上。当IP、EDA、工艺需要为3D设计而重新耦合时,高度分工模式的内在矛盾会被放大——需要一个"中央集权"式的技术主导来全局优化。这意味着:4 @7 f! E' ^7 S z% S
- 拥有自主IP+自主设计+自主EDA合作的芯片公司(如华为海思)将在3D设计上拥有结构性优势。
- 依赖外购IP+标准EDA工具的Fabless公司将面临3D设计的进入门槛。
- Foundry需要提供更深入的设计协同和封装能力(类似TSMC的OIP生态,但还要更深入),否则无法满足3D客户的需求。+ R# A7 d# k8 R `& {6 V% q
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推演8:国产产业链的内循环迭代将加速7 w2 k6 @& k0 N0 i
华为已经展示了"在受限工艺上的创新设计可以追赶甚至超越先进工艺的收益"这一路径。这一路径的成功验证将产生两个连锁反应:一是更多国产芯片公司跟随LogicFolding路径,驱动国产IP和EDA生态加速成熟;二是设备/材料/封装的国产供应链因为市场需求端的拉动而加速技术迭代——形成"设计创新→工艺需求→设备研发→良率提升→设计再创新"的正循环。
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7.5 时间线预测
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| 时间 | 关键事件预测 | | 2026 下半年 | Kirin 2026流片公布Dieshot,验证是否双层Logic结构、HB Pitch ~1.5 μm | | 2027 | Kirin 2027量产搭载Mate 90,2层LogicFolding在小Die上形成量产曲线 | | 2028 | Kunpeng 960实现4.0 GHz,Circuit Folding+3 Die堆叠走向成熟 | | 2028-2029 | 首款商用真3D EDA工具链出现(国内企业占先机);3D原生IP开始商业化交付 | | 2029-2030 | LogicFolding+3-4层堆叠在AI大Die(Ascend 990)上验证——τ定律叙事最关键的一步 | | 2030-2031 | 全球3D逻辑堆叠成为主流设计方法之一;国产路线与全球化路线差距显著缩小 | | 2031+ | 5nm以下制程+3D堆叠的混合方案成为现实,等效密度超越1.4nm | . B. T" W2 p4 `- _) b7 {. p
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第八章 结 论
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* ~0 L0 T# Y' r0 G6 ~* k5 l韬(τ)定律的提出,是半导体工业在"几何缩微"路径减速后,第一次有企业提出了一个完整、可操作、经过硅验证的替代性系统设计方法论。它不是新物理定律的发现,也不是新器件的发明,而是"优化范式的迁移"——将性能提升的动力从"把晶体管做得更小"转向"把信号路径做得更短"。
% @& X5 s8 x E1 t. w7 b8 L这一迁移的工程载体——LogicFolding(逻辑折叠)——已经通过麒麟2026/2027的流片证明了可行性。芯片级晶体管密度+60%~80%、DSP模块面积-40%+频率+37%+功耗-24%的实测数据、以及从手机到数据中心的完整产品路线图(Kirin→Kunpeng→Ascend SuperPod),共同构成了τ定律的实证支撑。 m5 o& c/ |. J& b) K+ K3 x
τ定律的独占性不在于某一项技术的原创性——Hybrid Bonding、TSV、3D-IC、STCO都不是新概念——而在于华为海思被迫走上全栈自研道路后,获得了"命令所有层次围绕全局时间优化而改动设计"的权力和能力。这种能力不是任何一家Fabless公司可以通过购买IP或授权工具来获取的。
4 u/ V# p+ W6 S6 M' p# T对后续半导体领域而言,τ定律的意义在于:它为中国在受限工艺条件下的半导体发展提供了一条可行的、可持续的、经过实证的技术路径。这条路径不仅包括芯片设计的范式升级(从2D到3D原生),还将驱动EDA工具链、IP商业模式、封装工艺、甚至产业链组织结构的系统性变革。+ a& j/ t$ N3 b' }6 a
麒麟2026/2027的流片验证了2层小Die的可行性——这是最重要的第一步。接下来最大的考验在于:将LogicFolding推广到700mm²级AI大Die的3-4层堆叠。手机端的成功回答了"能不能做";AI大Die考验的是"能不能做到大"。- ^, c; D* L4 ~6 E% W
后者的难度是指数级上升的——良率、散热、供电、互连密度、信号完整性——每一项在大面积多层级上都会变得截然不同。
: ~" s$ m/ F9 U" ["过去几十年芯片全球化的发展,虽然是工业皇冠上的明珠,但一代代下来积累的屎山不算少,而且Fabless模式的细致分工,虽然减少了各环节的投入成本,但是职责分化也让各环节的壁垒加深。当摩尔定律走到极限时,不管是国产路线还是全球化路线,都要开始寻求IP层面的突破,3D设计是大势所趋,这个级别的革新双方的起点是相同的,都要重新开始。"( M* X+ r1 f/ }4 h0 I
$ y8 O! H, L2 C/ P- ]9 S* ]- Y; e参考来源
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2 f6 h4 h) f/ d5 k: p: U1 V2. 黄勇 (2026). "基于逻辑折叠的移动终端SoC设计实践." IEEE ISCAS 2026, Technical Session.(B站IEEE中国全程回放)- X' o$ R% F. H
3. 华为官方PPT:LogicFolding for Mobile Terminal SoC, ISCAS 2026 Day 2.
% c$ t3 A3 m" O0 x9 I$ d# M* K4. 咸鱼小山 (2026). 知乎回答:华为在ISCAS 2026介绍逻辑折叠LogicFolding工程思路细节.
0 E* v2 ]5 X) e+ C. M2 q/ c3 [5. Bill (2026). 知乎回答:华为在ISCAS 2026介绍逻辑折叠LogicFolding工程思路细节(技术分析).
& i1 s- [, x+ E7 S6. 栖于永夜 (2026). 知乎回答:W2W良率分析与SkyClock跨Die时钟方案.8 b- ]! y4 ?, F" e
7. 李奇 (2026). 知乎回答:EDA/工艺分叉讨论,3D Partitioning分析. y3 i9 h2 w: L8 w1 W+ @
8. i0nium (2026). 知乎回答:Thermal-Aware Partitioning和封装散热分析.
; f. [1 `4 W/ m: r/ U, U9. 李博杰 (2026). 知乎回答:Unified Bus系统架构角度分析. OpenURMA开源项目: github.com/bojieli/OpenURMA
2 ~3 O% G2 v1 x1 j& f$ j b& S10. 乱序摸鱼 (2026). 知乎回答:全栈联合调优能力分析.
! G0 v# ]+ _0 G" C$ t0 Z( C11. 华为此前公开技术规范:Unified Bus Protocol Specification (2025).
& K: [. r h q6 ^12. 北京大学团队真3D EDA研究:线长、WNS、TNS、热仿真对比.
9 h4 ~, p8 o" p; h6 [- I/ x13. 华为官方新闻稿及多家媒体报道(光明网、搜狐、凤凰网、CCTV等). |
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