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[信息技术] 华为"韬(τ)定律"——先进半导体设计的系统方法论

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    [LV.10]大乘

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     楼主| 发表于 2026-5-28 16:37:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
    本帖最后由 大黑蚊子 于 2026-5-29 00:07 编辑
    6 g# x' S* W: r/ f8 Z* D8 K+ C- I' {0 J& b1 U
    第一章  韬(τ)定律的提出背景与理论框架6 B. R! I/ v6 |
    % ^2 ~1 ~3 E+ g0 \8 _
    5 k8 g7 L) G% P1 _' N% L- D
    1.1  摩尔定律放缓与"几何缩微"的困局
    6 Y! \: w9 ~. {6 R7 [4 i8 F: ]% z; a+ X  m% b* z
    半导体工业的发展史本质上是"几何缩微"(Geometric Scaling)的历史。在摩尔定律(Moore's Law)和登纳德缩放定律(Dennard Scaling)的引导下,芯片性能通过晶体管尺寸的不断缩减、单位面积集成度的指数增长而持续提升,时间长达半个多世纪。8 P! m# E: V) |- x8 G+ x0 Y
    然而,这一范式在7nm以下节点遭遇了根本性困难:
    1 f. m0 L( _  i/ I% N9 U, T
    • Dennard缩放定律早已失效——晶体管缩小不再同步降低功耗密度,后段互连的RC延迟取代门延迟成为主导瓶颈。
    • 极紫外(EUV)光刻设备被少数厂商垄断,多重曝光(Multi-Patterning)导致成本激增,良率难以维持。
    • IRDS国际路线图共识:7nm以后纯几何缩放的PPAC(性能、功耗、面积、成本)回报急剧下降,数据搬运的能耗成为主矛盾。; Y1 O# R) C- e& Q5 N8 x

    3 f! f1 t# [: `( l% R# E. P何庭波在ISCAS 2026的主题演讲中直接指出:"传统演进提供的微缩增长,已经无法满足越来越多的性能、功耗、集成度的需求。因此在移动终端领域,我们必须在摩尔演进之外探索新的技术路径。"6 n4 O) Q3 W  A" L

    ( L* n$ v! ~; y- @2 [- ~# \1.2  从"几何缩微"到"时间缩微"
    & S8 e  D" X% o2 u3 W! }  m' X( H, m5 c) D
    韬(τ)定律的核心思想是范式转移:将芯片性能优化的核心目标,从"把晶体管做小"(几何缩微)转为"把信号路径做短"(时间缩微)。这一思想并非凭空而来——在学术界和工业界,从Elmore延迟模型到STCO(系统工艺联合设计),"以延迟为优化目标"的认知早已有之。但华为的区别在于,它首次将这一思想系统化为一套跨越12个数量级(皮秒到秒)的统一设计方法论。3 q0 S& S" N/ b: _; T9 v
    2026年5月26日,华为在IEEE ISCAS 2026首日发表了由副董事长何庭波署名的论文"A Time Scaling Theory for Multi-Layer Electronic Systems",正式提出τ定律。在次日会议中,海思麒麟与巴龙首席架构师黄勇(Huang Yong)等几位IEEE Fellow详细分享了LogicFolding(逻辑折叠)的技术细节。( X  U* ~6 w4 N2 J7 i! U" p

    1 v: c0 f/ j. r& z( R' r& m3 G7 N) j
    ( S8 D- \/ R0 C7 m1 C
    . V" \  P" m/ [0 a) d6 ]; J
    1.3  τ 定律的数学定义7 Y# p+ _' y% L) O$ I+ N9 X

    # B5 C* ^# ~4 s9 P/ E  l+ M7 |论文中将τ定律定义为跨层KPI框架,而非Dennard量级的比例定律。其数学表达为:" G$ A# K! D! F" `1 [
        τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)  s9 ]6 @; H% I' F
        τ_{n+1} = τ_n / α9 g1 ?4 Z% |; H
    其中:; m7 L7 K+ d( ?; m( u& _% W& z; n
    • τ_transistor:晶体管层面的时间常数
    • τ_circuit:电路层面的时间常数(门延迟、互连RC)
    • τ_chip:芯片层面的时间常数(跨IP路径、时钟树、NoC延迟)
    • τ_system:系统层面的时间常数(片间互连、网络、软件栈延迟)
      % m6 T) k0 c" ?* ~' H5 Z
    $ _" b  }8 C/ O( Z! @
    α 的经验区间:移动约1.3×/年,自动驾驶约1.5×/年,AI工作负载最高可达10×/年。τ并非新器件物理的发现,而是一个可操作的延迟/时延KPI——它的价值在于统一了工艺、电路、架构、系统四层的对话语言,使得所有层级的设计决策都可以围绕"时间"来算账。( q* R( z0 d2 `+ n: c

    ( n6 ~# K1 @& U( m/ U1.4  跨层次时间常数的统一框架# |3 d/ E' O. O9 F2 k5 j- I6 p
      e1 w. \2 ?4 E8 D! u5 t* q" y
    τ定律最重要的洞察在于:当工艺微缩红利消退,系统性能的提升空间主要存在于各层次之间的"接口损耗"中。传统Fabless模式下,IP供应商、芯片设计公司、EDA工具商、封测厂各管一段,层级之间通过标准接口交互——这种分工虽然高效,但每个接口都意味着时间损耗。τ定律的做法是将这些散落在不同层次、不同公司、不同供应商的优化目标重新拧成一条线,以全局时间最优为目标进行联合优化。( r! M- e$ ~6 r- d+ }6 z! k

    ! x1 b  s6 a7 W第二章  LogicFolding(逻辑折叠):τ定律的工程实现( A( _1 y5 U) b6 h6 a) V" \
    ( z5 A  f+ l7 a! h% d8 u
    如果τ定律是理论框架,LogicFolding就是它在芯片设计领域的工程落地。黄勇在ISCAS第二天的演讲中明确表示:"今天分享的是过去几年在移动终端SoC芯片设计领域的一些工作——基于逻辑折叠的移动终端SoC设计实践。"
    7 v9 x) Z$ Z! B$ Y& [, X/ E* x
    * V. {# z5 \% z2.1  逻辑叠逻辑:与传统3D封装的本质区别  H% W, I) V* U8 }7 s! r  }. S
    " e, c2 G" K% q8 u, y5 \
    产业界已有多种成熟的3D技术方案:HBM通过存储堆叠提升带宽密度,CIS堆叠实现像素阵列和逻辑的分层优化,3D V-Cache通过缓存堆叠提升特定场景性能和能效。但黄勇指出:"这些方案大多属于相对固定的结构,以及粗颗粒度的堆叠方式,它们的互联密度、设计自由度和逻辑拆分能力仍然有限。"+ M  l% p/ c% t' L! ^, e
    传统3D封装与LogicFolding的核心区别在于设计颗粒度:
    - V. y1 ?/ K4 D9 q
    • HBM(D2W堆叠):约1万根互连,固定功能,物理上堆叠但逻辑上各自独立。
    • AMD X3D(D2W Cache堆叠):约10万根互连,整Cache Die堆叠,粗颗粒度。
    • LogicFolding(W2W逻辑叠逻辑):远超上述量级的互连密度,在同一模块内标准单元可跨TOP/BOT Die分布——同一个IP不再仅存于2D平面,上下层是同一个IP。: W" m! A: v; C- |: P3 p( N" H/ f8 @

    $ r  l8 P& _% G) h& y黄勇阐述折叠后的SoC架构:"折叠以后,上层Die和下层Die不再有独立的模块子系统,而是上下层通过海量互联形成模块子系统。上下层Die不再是独立的单芯片,而是一个单芯片不可分割的一部分,还能方便地实现上下层Die资源的均衡分配。"
    : Z3 x+ G5 S6 i. b; J  ?3 B+ N2 b
    " _5 V# W- j! L
    ' J( w! g, ~/ ], c: g: ~. s: q6 }, }# y' f  I
    6 |  F% F% R6 g! F) J
    2.2  W2W Face-to-Face Hybrid Bonding9 b/ J  C/ c! J/ a! G" {
    / @! Y7 @# Y8 V, b9 A
    LogicFolding依赖于两项核心工艺:
    6 i8 ]1 z. A, A% {; B. i
    • Face-to-Face Hybrid Bonding(正面对正面混合键合):两片晶圆(Wafer)正面对正面,通过阵列式的铜柱(Cu Pillar)实现超高密度键合。关键指标:Kirin 2026 HB Pitch = 1.5 μm,顶层金属间距(Top Metal)≈ 720 nm,目标齿轮比(Gear Ratio)≈ 1。
    • 背面TSV工艺(Backside TSV):下层Die需要减薄,并通过跨层硅通孔实现上下Die的电气连接。引入TSV Keep-Out Zone(KOZ),会挤占部分有效面积——"+60%逻辑密度"是trade-off后的结果,不是免费午餐。' B: L, l4 Q7 v/ V1 s7 r( o8 g# A

    * ~0 z8 _# g4 y5 ]相比于D2W(Die-to-Wafer)方案,W2W的优势在于支持远超D2W的互连密度——这是logic-on-logic的前提条件。代价则是无Die级配片、无系统级冗余——无法像D2W那样挑KGD(Known Good Die),良率对键合工艺更加敏感。# T* [( A/ S! v9 l) L7 {
      u/ a2 S. b' y' j
    ( V5 J0 j# E. A. W# O. |/ N
    0 P( B! H& M# @# q  E

    4 c$ K! p1 r+ l
    6 |1 R: E- w. t& L' [$ i9 ~4 y6 `/ W* B& v
    % P3 @8 M0 ]6 {% S
    2.3  细粒度逻辑分区(Fine-Grained Logic Partitioning): N) q; F& v# s: P
    8 u# t& w9 v- \
    这是LogicFolding设计理念中最核心的概念,也是工作量最大的部分。传统3D设计中,一个IP模块被打包在单个Die上("模块钉死在某一Die")。而LogicFolding要求在IP设计之初就以3D布局为出发点,同一模块内的标准单元可跨TOP/BOT分布——利用上下两层的结构,寻求逻辑链路的最短路径。
    : s! _" o  f7 _' d* K* T三个关键技术要点:- _6 Z" `' i5 \8 \1 D( |7 i
    • Ultra High-Density HB(超高密度混合键合):W2W堆叠,键合点的分布密度远超存储堆叠。逻辑芯片之间的连线极其密集且位置随机,需要数量巨大的HB来互连,对堆叠工艺提出极高要求。
    • Systematically Minimized HB-to-TM Fanout Ratio(系统最小化键合点到顶层金属扇出比):由于逻辑堆叠穿过HB的是不可预知信号线且扇出众多,HB附近绕线拥塞非常严重。最小化扇出比是缓解拥塞的关键——需要在EDA算法上进行相应调整。当前国际EDA工具(如Cadence Integrity 3D-IC)的Place仍类似"打平3D成2D再做",不支持真正3D原生布局。
    • Fine-Grained Logical Partition(细粒度逻辑分区):在架构设计阶段就必须把两个Die的单元数量和尺寸控制得非常接近,否则良率和成本都难以优化。海思作为全国最大最全的Design House,具备这样的能力和资源。
      3 B$ o3 N' O6 T- P& I, m

    ; g* |. V9 V/ }# q5 C% Y+ w6 R! P) x- P( r: B# H% a" L

    $ F9 O: J+ ]; k
    * d, z9 [) G8 A( X7 i( T9 \
    0 d+ x  J0 }! l  W" N2.4  SkyClock:跨Die时钟方案
      x3 O+ t  g! l  R$ l8 u' y7 z+ Y3 g4 B* q. k( k8 k5 N! B
    跨Die时钟分布被多位分析者评价为"全场技术含金量最高的一页"。LogicFolding设计带来两个根本性时钟问题:' y! K/ H  O5 f- \
    • STA Corner数量爆炸:TOP Die可能落在FF Corner,BOT Die落在SS Corner,跨Die的PVT(工艺、电压、温度)角组合相乘式爆炸,传统2D STA直接失效。
    • 时序窗口变窄:时序路径分布在不同的Die上,时钟路径和数据路径的延时差异偏大,时序窗口变得更小。
      0 S' v2 j) V" r# V# @+ Y) x
    & a5 Z+ v' ]4 L/ M5 c2 Y3 |
    SkyClock的解决方案:Clock Mesh主体放在上层Die,通过高密度HB直接下插到底层Die的Local Mini Clock Tree,下层Clock Tree极简化。成果:最大Clock Skew从135 ps降至101 ps(-25%),核心时钟最大深度-42%。/ k4 `" E. W6 j6 G3 K6 G# p  }" g
    0 }" Z, a- f4 A! F7 `/ s) X
    0 n# f8 w5 s8 ^. O3 w
      Z1 W+ T2 c# W' d# l4 D, i

    4 n7 |5 L& P/ {) k6 }2.5  散热与供电管理3 {+ U5 u" g4 O6 p( Z
    ! i% @% E4 G  c0 F
    LogicFolding引入了全新的物理设计挑战:
    / G+ l; |, O* l/ ~' C" h) |1 h
    • 散热(Thermal):下层Die(夹心层)垂直散热能力下降,下层减薄进一步削弱横向导热能力。解决方案是在物理设计阶段引入热感知的Partitioning/Floorplan/Placement——将上下层Hotspot错开布局,降低折叠后的峰值功率密度;同时优化封装散热方案。根据PPT数据,优化后的散热曲线比传统3D堆叠更优,与2D平面结构接近。
    • 供电与电源完整性(Power Delivery & PI):HB既要服务信号Mesh又要服务PDN(供电网络);多电源域TSV管理;全芯片PI Signoff复杂度急剧上升。折叠架构引入的Complex PDN问题需要从设计和仿真全链路解决。
      . L  u; S; V/ j; V- t
    % H) b2 Z% U; E
    " T* }, _0 g. X8 h( }0 y- J

    ( N2 ]/ ]8 Y/ O0 j
      j3 i: g: s& N* _) v; k+ i9 h. r$ Y: ~# g2 O; z" E) ], g

    ' X) V# A* S& k8 R7 [' n; c8 s8 Z$ j
    + ~0 |8 W1 ]0 |6 z, Q6 m# U) J1 D% K/ y! S
    2.6  DSP案例的PPA数据
    2 t  F% u. ^' w$ f$ ]  Z4 x' E7 X( V- b6 @6 W8 g  M7 z
    黄勇以一个基带DSP模块为例,展示了LogicFolding相对传统2D设计的收益(这份数据被多位分析者评价为"只能用震撼形容"):; v: m2 J4 o5 O+ p0 `% g  Z- ~2 c

    ) S0 S' Y0 U  z
    指标相对2D的变化
    Die面积-40%
    主频+37%
    总功耗-24%
    Buffer数量-56%
    线长-25%
    线电容-34%
    时钟树面积-19%
    时钟线长-28%
    时钟电容-56%
    核心时钟最大深度-42%
    最大Clock Skew135 ps → 101 ps(-25%)

    6 f9 z+ u( n& Y8 \- ~关键物理路径缩短数据:SRAM访问黄色路径从676 μm降至307 μm,红色路径从570 μm降至约10 μm以内;逻辑到逻辑最长的关键路径从680 μm降至451 μm。4 e) e) |6 m( X1 i/ [
    一个DSP IP的纯路径优化就这么多收益——"芯片设计发展了这么多年,逼近摩尔极限又喊了这么多年,突然天降一个升维设计方案,能降低这么多信号路径。"
    3 _0 @0 T2 m! L( }' Z
    ! P0 X. S9 l4 `; ?8 s2 j6 Y2 v2.7  芯片级性能收益与路线图
    : }& U, y; |! B8 u
    . p# Z# n) ~$ K基于麒麟2025年产品(未指明具体型号)为基线(=1),公布的全芯片级收益数据:
    8 I* L! C( |  P4 B
    % T1 o5 X- A/ i# J! n
    指标2026年2027年
    晶体管密度(Chip Level)+60%+70%(2028年+80%)
    CPU单核性能+15%+44%
    CPU多核性能+24%+56%
    GPU性能+38%+87%
    NPU性能+140%+213%(绝对性能3.1倍)
    CPU能效+12%+34%
    GPU能效+40%+78%
    NPU能效+81%+118%
    ) _/ g9 c0 a- E- _9 ~
    密度路线图:LogicFolding(2025年基线=1)2026年1.6×、2029年1.8×。对比Leading Foundry(2020年基线=1):1.5×(匹配节点)→ 1.8×(1.4nm节点)。华为给出的对比结论是——用逻辑折叠做到了与先进制程演进同等的密度收益。" D( f1 R' F2 K, Y8 |7 u5 p  a# {

    * Z+ m% g5 e9 ?' x( }) n, N4 L8 y
    + d/ O7 R6 Y: I$ y. s  }
    8 {* `7 d# q! N
    % Q! B* r, ~2 f' j: ]! D, S5 e) Y第三章  IP-EDA-工艺全栈重构
    1 K4 V  X3 f9 J- Q$ A  D. U8 w! L
    6 s( h0 y8 }4 M0 y8 dLogicFolding从概念走向真实芯片产品,面临的根本挑战不在于某一环节的优化,而在于"整个工具链和设计方法学都需要从零重构"。黄勇在演讲中坦陈:"应该需要很多年才会有完善好用的工具链,现在的工作必须在工具很不成熟的条件下完成。"5 }6 R6 d" {' N: ?
    ( K: d! v# g5 _9 n/ z
    3.1  3D原生IP设计:从黑盒到协同! B" {/ e% ^+ ^8 t9 @7 T

    8 |" U' J/ q1 u* L7 h传统的Fabless芯片设计是以平面IP为核心进行的。Arm IP拿过来,不管怎么封装,它都是一个区块一个IP。在2D设计的成熟链条中,各方交付的是一个黑盒:接口固定、时序固定、修复机制固定——"我交付了,你别碰我内部"。
    ) V# c4 V  R' D+ I  a! oLogicFolding彻底打破了这一模式。同一个IP不再仅存于2D平面,而是在上下两层Die上协同工作——这相当于给芯片设计升维了。一个SRAM IP在折叠设计中,某些Bit-Line/Word-Line因3D折叠变短,访问频率可以提高;某些Bank因为热环境不同需要更细粒度的监控;跨层路径因为Bonding Variation需要额外Margin。传统的黑盒交付模式无法满足这些需求——你需要SRAM为了你的3D可靠性和全局时间目标去改内部逻辑、改错误恢复、改冗余结构、改上报语义。
    * F: @3 O5 u- f7 J- o这就是τ定律被称为"只有海思能做"的原因——海思被迫在过去几年把软件栈、指令集、关键IP、SoC集成、互联协议、先进封装、3D集成、系统Fabric全部做到自主可控,从而拥有了"命令各个层次的架构师为了全局τ目标而改动内部设计"的权力。这是全栈自研在商业逻辑上的自然延伸。% }% t6 C- I6 W3 {- r+ S3 m( b

    - |% C9 u! {! t$ N- r( e6 M- c/ t& b: _0 S1 m* b

    9 J4 r* ]; h3 N! W" X
    3 N8 c0 p, B6 f1 a3.2  EDA工具链:从"假3D"到"真3D"
    % a# ~, h: }$ d6 T) A! k1 S* ?
    "设计流程和方法学是逻辑折叠遇到的最大挑战。从平面转向立体空间,不再有成熟的工具链支持。"黄勇在演讲中直接点出了EDA的核心问题。
    3 u/ q2 v$ L) W$ }7 t当前国际主流EDA工具对3D设计的支持停留在"伪3D"阶段——将3D设计打平成2D后在每个Die上各跑2D工具,优化目标仍然是单Die内的时序、功耗和布线拥塞。而"真3D"(True-3D)要求:
    1 i. M3 V) q- ~
    • Cell-Level 3D Placer:标准单元可在Module内跨Die摆放,以全局目标函数进行优化。
    • 3D CTS(Clock Tree Synthesis):如SkyClock方案的自动化实现。
    • Cross-Die STA:处理跨Die时序路径的Signoff。
    • 3D Power Grid分析与PI Signoff。
    • 多层Die统一的Partitioning / Floorplanning。
      3 N+ M+ G8 N5 D: D3 `

    ! f& j- Q) ~) e, F学术界已有重要进展:北京大学团队的早期真3D流程结果显示,相对"伪3D"方案,线长减少约30%,WNS改善6%,TNS改善12%,峰值温度仅上升不到3%(近乎无损线长)。华为目前的Enhanced EDA+Multi-Die Co-Opt Loop(含良率联合优化)正是在这一方向上推进。考虑到何庭波明确写的麒麟2026和2027已经在Silicon阶段,说明华为已经在不成熟的工具条件下完成了流片——投入之巨大可见一斑。' c, U/ K" f! k8 x7 d5 W6 A
    0 a4 M) [) |: z2 K$ B% T
    3.3  跨Die静态时序分析(Cross-Die STA)
    / a" m: c6 i5 @* H* J* k8 H/ w, R# T( c
      _& Y0 a) Z+ o, Q- e4 ?3 L9 A跨Die STA是3D签核的核心痛点。传统的时序分析基于PVT Corner组合,但在LogicFolding中,Top Die和Bottom Die可能处于完全不同的工艺/电压/温度角——导致Corner组合数量级上升。华为公布的解决路径包括:SkyClock方案压Skew;Cross-Die Clock Skew Minimization Techniques;以及多Die统一的时序建模方法。
    , E1 }5 G% A* A3 z, b# O黄勇在演讲中还提到时序收敛(Timing Closure)——LogicFolding不仅增加了Corner数量,还因为跨Die路径的物理延时差异增大而使时序窗口变窄,对设计和Signoff都提出了更高要求。
    3 u# f/ O& a+ G
    ' r5 `5 J$ K3 l+ o3.4  良率模型与成本分析6 u$ s1 p* g/ v& o% l* M& \
    6 P" e7 S- y" y5 |  j0 I& M! Y
    折叠良率的公式为:Y_Folding = Y_Top × Y_Bottom × Y_Bonding。三个因素相乘,直觉上良率应当远低于单片2D方案。但华为指出了几个关键的反直觉因素:  C$ R' \( W. r& H, H
    • 单Die面积变小:折叠将一颗大Die拆成两片更小的Die,在Poisson缺陷模型Y=exp(-AD₀)下,面积减半意味着单Die良率≈√Y₀。两片独立良率相乘回到约Y₀水平,再乘以键合良率(接近1时),整体良率可与2D单片相当。
    • 工艺爬坡成果:Kirin 8000/8000A已下放到畅享90系列千元机,N+2/N+3工艺的实际良率远好于外界传闻——能做Binning本身就是高良率的证据(Binning的前提是绝大多数Die是好的)。
    • DFY(Design for Yield):华为在设计中引入了Smart Redundancy等DFY方案。1 R, }! i+ W% C/ ^/ c. W4 T. k
    5 ?' I/ \: w. V- s
    但良率模型的限制同样明确:在手机2层小Die上可行,不等于推到大面积AI Die上同样成立。华为在Cost & Yield一页只给公式、不给任何具体数字——这恰好是"华为自己也还没填上的那一格"。, V( o+ T* y# H4 Z  Z
    * t* k' I( f- E$ R; c" V7 ]

    ! s7 t" e& `/ P/ E7 H! f2 i" x+ ~% _& M
    * q$ f1 C2 v  h; h# B7 @& y" ^) r5 ?# L
    第四章  实践验证:麒麟2026/2027流片
    ; R+ T% F8 j7 ~$ B$ r7 Z; q- \  W
    % l1 w2 G, V0 i6 `. w! @6 M3 u: }) D, u6 @! o7 [% I
    4.1  手机线LogicFolding已经进入Silicon阶段
    9 V" s* s& z0 a7 {" F6 H
    ) F+ Q6 F3 [* L) J1 X何庭波在ISCAS 2026的发布会上明确写道:"麒麟2026和2027已经在Silicon阶段。"黄勇次日演讲的性质是"分享过去几年在移动终端SoC芯片设计领域的工作"——用现在完成的语态描述已完成的工程实践。可知LogicFolding不是PPT方案,而是已经完成了至少两代产品(2026/2027)的设计和流片,其中2026款已进入工程测试阶段。1 B: l6 l' p0 H
    公布的2026年芯片级关键指标:P-Core能效+41%、最高频率+13%、主频达3.1 GHz。这些是Silicon Measured数据而非Simulation——验证了LogicFolding从设计到制造的整条路径已被打通。( b# C6 w3 t+ U4 [# t0 |7 |& \2 G
    "如果它还没落地,我会说这东西要实现,必须IP从零开始,要把IP-EDA-工艺全通了才行,实在太难。但是他在发布的时候,麒麟2026和2027已经Silicon了,所以我无可反驳。"——分析者评价4 J. A5 U+ j5 c

    " p6 m. j. w4 q  I( x' ~4.2  制程现状的重新评估:N+2/N+3的良率证据
    1 Y& G1 h; z! r3 Q6 G3 f! h  ?) A, \
    通过华为目前在售手机的芯片配置,可以反推各制程节点的实际良率状态:6 ?. [+ A/ ^! {: J% @
    • Kirin 9030(N+3 DUV)用于Mate 80旗舰。
    • Kirin 9010S(N+2 DUV)用于Nova 15 Pro等终端走量机。
    • Kirin 8000/8000A(N+2)用于畅享90 Pro起售1699元的千元走量机。
      ! C) ?. C6 X' x6 F/ P) {
    , ^3 a' ^4 L& N& J: G) ]
    关键证据:8000A作为残血版放在更低价的畅享90中,这是典型的Binning策略——Binning的前提是绝大多数Die是好的,只把分布尾部的边缘片做小阉割。如果N+2真是传闻中的灾难良率,它根本塞不进一台还要走量盈利的千元机。
    . Y8 ^4 p  D2 [. z+ v/ F& z5 m9 {+ R$ H7 k, {
    " \7 Q' s% j: ~% s; p7 z; j
    第五章  数据中心线:鲲鹏CPU与昇腾SuperPod# W2 d& G- ?7 E6 y# t9 S+ j
    " a' X2 z/ X$ x) t: ~
    τ定律的叙事分两条线:手机线(Kirin LogicFolding)解决"在受限制程下如何持续提升能效";数据中心线(鲲鹏CPU+昇腾NPU)解决"在AI大算力场景下如何打破互联瓶颈"。
    + \8 z0 ~* u( g' o' L( T. }- i3 {! N# Q
    + ~. M( f5 ]! V  X; |" c5 o0 ?5.1  Circuit Folding与Chip Folding3 g5 b/ }  T3 W0 ~4 |1 p0 A
    . x* D6 K: e! `4 G
    在鲲鹏CPU上,华为使用了两层折叠策略:' e  p+ k4 p+ }1 W9 e/ U% I
    • Circuit Folding(电路级折叠):不升级工艺节点,仅通过3D折叠优化关键路径。Reg2Reg从1.0L缩短至0.4L(代号Project Tiramisu),2.6 GHz基线提升至约3.2 GHz——其中线长贡献+468 MHz,CTS贡献约+100 MHz。证明5nm以下互连延迟>门延迟已成为高频设计的核心瓶颈。
    • Chip Folding(芯片级折叠):Kunpeng 950的2.5D Edge I/O从12k Pins(40 μm Bump)升级至3D Area Array的1.2M Pins(20 μm),互连密度提升100倍。核心数从64增至96,LLC从1.7 MB扩至2.8 MB,SPECint提升+78%,能效+37%。6 P( M, q0 a$ h! ^0 P" r6 W
    0 |/ g; A7 J1 ]- F

    5 ]2 G% A+ O! x+ n3 r. }; k6 o
    指标Kunpeng 950Kunpeng 960(目标)
    核心频率~3.2 GHz4.0 GHz(+54%)
    核心数96待定
    金属层28层(Skybridge)42层
    堆叠方式2 Die W2W HB3 Die
    HTL密度>200/mm²
    主要瓶颈Gear Ratio需≤3

    6 L4 B( J. U! [2 nKunpeng 960的目标是4.0 GHz——华为明确表示"4GHz不是口号,路径存在",取决于工艺迭代和Gear Ratio的改善。
    0 E0 \1 W6 V7 @5 U, x: }% Y- `, m# B( x" X
    5.2  Unified Bus:用系统架构换时间0 n- H- c4 h$ r; _5 s
    % p3 G" G3 L# f* ^; p1 O- b$ R
    Unified Bus(统一总线,UB)是τ定律在互连层的核心实践。李博杰(前华为研究员)通过OpenURMA开源项目对UB做了全链路实现与评测,揭示了UB是"靠架构不靠工艺"换取性能的典型范例。
    , G+ b. p% y0 Z! {  X& G% e9 E" W传统RDMA网卡挂在PCIe后端,一次远端访问的关键路径上要走五趟PCIe(Doorbell→DMA取WQE→远端读→本地写→CQE写),光这五趟就约1650 ns。UB将控制器直接放上片上总线,CPU的一条Load/Store指令本身就是Verb——那五趟PCIe直接消失,只剩约30 ns的片上总线穿越。端到端延迟对比:UB Load/Store ~500 ns vs RoCEv2 ~2236 ns——快约4.47倍,没有任何工艺变动。
    + p7 B2 y5 z  ?! t  t  [2 r更关键的是连接状态的扩展性:传统RDMA每张网卡维护的连接状态是O(N×M),UB拆分为O(N+M)。在1024×1024规模下,UB仅需110 KB SRAM,RoCE需要537 MB——省了约4855倍的状态量。吞吐方面,UB提供分级Ordering语义,WR吞吐高2.80倍。3 A$ U9 V' q4 {) Q, @. v  l
    "4倍延迟、4855倍状态、2.8倍吞吐——没有一项依赖新工艺,全是架构重构的结果。这才是'时间缩微'最该被看见的形态。"——李博杰) o3 J$ M) m, W' @
    + h0 l3 ?2 p8 j3 J: j' z7 b
    5.3  Hi-ONE光互联与SuperPod演进% ?; B- s- T, v# Q
    # t0 S% g5 R3 g3 W$ b& I: I: U& w, v
    在昇腾SuperPod的Scale-Up互连上,华为引入了Hi-ONE光互联方案:8 Tb/s每芯片每方向、224G×36 Lane、电SerDes距离从100 cm缩短至5 cm、机柜级100 m级光学Reach。UB实现的远端访问从数十μs降至100 ns——约500倍的延迟缩减。/ ?- J: f, e! l7 V
    6 R  ^( }9 ~. x1 C3 j+ n" N
    代际NPU数量聚合带宽关键特性
    Ascend 910C (2024)384301 TB/s电互联
    Ascend 950 (2026)8,19216.3 PB/sUB + Hi-ONE
    Ascend 960 (2028)~16,384>16 PB/s光学规模
    Ascend 990 (~2030)待定待定LogicFolding进AI大Die

    7 o; ^- L6 X7 S3 D$ |+ k
    ! I) [) q% S3 Y0 C' V5.4  Ascend 990:LogicFolding进军AI大Die
    ' P/ g+ u3 s" l/ h
    & e# p. D0 Y  @; X3 K6 s这是τ定律叙事中远期最大的"赌注":将手机2层小Die的LogicFolding技术推广到约700 mm²的AI加速器大Die、进化到3-4层堆叠。在手机端,小Die的缺陷良率回收(面积减半→单Die良率≈√Y₀)是代数上可行的。但在700 mm²大Die上,大面积本身就是缺陷良率的灾难区,Y₁×Y₂×Y₃×Y₄的复合将面临巨大风险。所有技术细节都很详细,唯独良率一页只给公式不给数字——这恰好是华为自己也还没填上的那一格。手机端,他们很有信心;AI端,那场仗才刚开始。& {8 C1 X+ V# a* g% u* m

    $ W( I+ q8 V" f7 f7 N& x第六章  全栈联合调优:τ定律的独占性优势
    ( ^) |6 e% T. M. `' L: U) [1 U) L3 _. _! T- o$ d

    ! m! R' P$ ^# T* m1 e; R- Y4 ~! s6.1  为什么只有海思能做?
    0 \; B) \2 y: G7 `% N+ L4 }$ u8 B3 {( b. e3 }
    τ定律和LogicFolding,表面上是定义了一个全局时间的优化目标。但这种"全局最优"的实现,需要的不仅仅是技术上的可行性,更是一个其他人难以复制的组织条件:全栈可控。: t- Y+ ^4 v, z) n
    在大多数芯片公司里,芯片设计是一场漫长的拼图游戏。CPU Core是一个IP,NPU是另一个IP,DDR Controller、PCIe、SerDes、NoC、安全岛各是一个IP——每个IP都有自己的交付合同、验证边界和可靠性假设。你可以把这些模块摆得近一点、连得密一点,但你很难要求它们为了一个全局τ目标,把自己的内部逻辑、状态机、容错策略一起重写。这不是技术问题,是商业协作、验证责任、交付节奏上的不可行。" j! L+ w9 W5 D6 K
    华为海思在过去几年被迫走了一条特殊的路:软件栈自己做、指令集自己定义、关键IP自己掌控、SoC集成自己扛、互联协议自己推、先进封装和3D集成自己打通。这条路当然很苦,但苦到最后会形成一种很特殊的技能点——"从指令集到散热膏"的全栈联合调优能力。
    5 h2 U; D2 D+ b, W, f- B5 u4 W  G0 ?, G! \$ ~$ h  M
    6.2  IP黑盒问题的突破
    - g0 q3 C7 f( L: A' i) o0 u" ~+ m+ o0 Y4 a4 o- T8 N8 m5 ~3 g
    举一个具体的例子来说明τ定律独占性的来源。假设一家创业公司也想搞3DIC,它从一个传统IP供应商外购SRAM IP。正常情况下,这个SRAM交付的是黑盒:接口固定、时序固定、修复机制固定、能跑多少频率就是多少频率。但在LogicFolding设计中,这个SRAM需要:因为3D折叠变短而调高访问频率、因为热环境不同而增加Bank级监控、因为Bonding Variation而添加额外Margin、因为某些故障需要从Fatal降级为可通过Redundancy+Firmware修复。2 e- j$ Q* V7 L, D' f$ y7 h  D6 n
    要SRAM为你的3D可靠性和全局τ目标改内部逻辑,等于让它把黑盒打开重新参与你的系统架构——这对传统IP供应商来说,技术上可行,但商业上不现实。海思能够做到,是因为它控制了全链条——NoC、内存系统、固件、驱动、调度器都在手上。发现某条跨层Link不稳定,硬件可以标记,NoC可以绕路,固件可以记录拓扑,驱动可以报告给Runtime,调度器可以避免关键任务——系统把它当成"性能降级但仍可用"的资源,而不是"坏了就死"的故障点。
    ( H: A. [& D2 ~: g
    $ T* x( g% ?5 e' G: A6.3  芯片设计与软件的垂直打通
    0 Y. t. p! N4 }5 B* O& @9 B
    ( `% s- d* K& F3 }; {3 y. \- t"τ定律不只是制造的事"——李博杰在分析中指出,τ定律的真正价值不在于"等效1.4nm"的制造口径,而在于它终于给"用系统级的时间优化换性能"这件事正了名。过去十几年算力的大头增长,很多来自于架构创新(GPU/NPU/专用加速器)、片上互连演进和系统软件优化——不是来自新工艺。Unified Bus的500 ns vs 2236 ns就是一个"架构>工艺"的干净证明。% i1 A5 u, g" g/ q* T9 ?: e
    这种从制造延伸到架构和软件的视角,要求从业人员必须跨越传统的专业壁垒。华为当前的组织架构——从指令集(灵犀)到芯片(Kirin/Kunpeng/Ascend)到互联(UB/Hi-ONE)到系统软件(openEuler/MindSpore)——天然适配这一需求。/ Z$ {$ W0 F, U- @3 J) d
    ! n" J1 X  C3 t5 M$ R4 |
    第七章  对后续半导体领域的演化推演与预测
      ^8 K3 I) t' t1 P/ [' {
    / p% W+ z7 r! j- M基于上述技术分析和华为公布的实践数据,以下对后续先进半导体领域在IP、EDA、工艺三个层面的演化进行合乎逻辑的推演。. n0 \/ C# M" y& G: E

    6 d; o. j" E9 |% h# w; Q: @$ k& L7.1  IP层面:从平面IP到3D原生IP的范式迁移
    . {( I, Z4 h* a2 V5 b& J9 k6 s
    / C& ]: M. N' z9 d% z推演1:3D原生IP将成为一个独立的设计品类$ E1 ?( k0 ?: n7 J$ P/ l& \. _. ]
    未来5-7年,"2D平面IP"和"3D原生IP"将分化为两个独立的设计品类。3D原生IP不是简单地在两个平面IP之间加TSV——它要求IP内部的逻辑链路、物理布局、时钟单元和供电网络都围绕跨Die最短路径重新设计。这意味着IP供应商需要从"交付黑盒"模式转向"交付可配置白盒"模式——至少在3D设计的关键路径IP上。这一转变将首先在存储相关IP(SRAM、Cache)和高速接口IP(SerDes、DDR PHY)上发生,因为这些IP对RC延迟和热环境最敏感。
    $ M; W1 t5 \3 a' }- \: {推演2:IP授权模式将从"买IP"转向"买IP+3D协同设计服务"
    / n( ]; B" ?0 v! d% @对于外购IP的Fabless公司,黑盒IP在3D设计中将成为瓶颈。未来的IP授权可能包含两层:基础层是标准2D交付,高级层是支持3D协同设计的"开放接口IP"——允许客户在NDA框架下获得IP内部的关键时序和物理参数,以用于跨Die联合优化。这一模式虽然增加了IP供应商的开放风险,但在3D设计成为主流的趋势下将不可避免。
    " w$ e$ H, |2 _2 B) m# c
    . ]! e+ b. ]* L+ F# N/ M; m# i7.2  EDA层面:真3D工具链的加速成熟8 ^' J( r3 f) I) }0 A9 |

    4 z* s* K$ G7 ]: i: G推演3:Cell-Level真3D EDA工具将在3-5年内形成初步商用能力
    " X/ X5 E8 i3 p6 P; e当前的"伪3D"EDA方案(打平3D为2D后独立优化)只能作为过渡方案。随着LogicFolding的麒麟2026/2027已经流片,说明了在不成熟工具条件下已经可以完成设计——但成本和周期一定远高于成熟工具。这一现实需求将驱动EDA行业加速"真3D"工具的开发。关键技术节点包括:+ b* X' A/ I' i  f8 `+ b( k- G
    • 3D Placement:基于全局3D目标函数的标准单元跨Die布局引擎。
    • 3D CTS:如SkyClock方案的自动化实现与优化。
    • Cross-Die STA:多Die统一的时序建模与Signoff流程。
    • 3D Power Grid Analysis:多层供电网络的协同仿真。
    • Thermal-Aware Optimization:3D布局中的热感知自动优化。
      7 Q3 z. c4 P6 Z2 d$ L; [0 l, M% Y
    : X9 i9 I- X% R1 p( O+ U9 f; D
    北大团队早期真3D EDA原型的线长-30%结果已经验证了方向的正确性——从学术原型到商用工具的工程化将是未来3-5年的主题。国内EDA企业如华大九天、概伦电子等在这一方向上将有先发优势——因为他们可以直接与海思的3D设计需求对接迭代。
    7 p$ I1 l" }& x5 W8 W1 k( {- t推演4:AI驱动的EDA优化将成为3D设计的使能技术# Z$ ]8 K) h  ]$ E: A4 E9 [
    3D设计的搜索空间是2D设计的指数级扩大——Partitioning×Placement×Routing×Clock×Thermal×PDN的联合优化复杂度远超现有工具的处理能力。AI/ML驱动的优化(如强化学习Placement、GNN辅助时序预测)在3D场景中从"锦上添花"变为"必要条件"——没有智能搜索策略,人工调参不可能覆盖如此高维的设计空间。
    ( Q& ^) u: p+ f( p9 a0 T+ i. p, n3 b8 e" h
    7.3  工艺层面:国产与全球化路线的分叉
    ' f! f: M- _2 M8 b0 I5 H* o+ j1 z& O/ }, s/ X
    推演5:全球半导体工艺路线将正式分叉
    5 j% S$ i1 P" E! \1 ?8 O/ U. |LogicFolding的提出和工程验证,标志着半导体工艺演进不再只有"把晶体管做小"这一条路。在DUV多重曝光接近尽头后,"逻辑堆叠"+Dual Wafer架构形成了与"继续推动EUV/High-NA EUV"平行的技术路径。" V3 \+ o' I0 f% O% L
    全球路线分叉的具体内涵:: D+ Z$ f! h8 Q) |
    • 全球化路线(TSMC/Samsung/Intel):继续推进GAA/CFET先进制程,3D方向以HBM、Chiplet、先进封装为主——"把盒子叠起来"。粗颗粒度、相对固定的结构,不改IP内部。
    • 国产路线(华为/海思+国产Foundry):在DUV工艺限制下,以LogicFolding为核心——"为了盒子叠起来以后还能可靠高效地工作,把盒子里面也一起改"。细颗粒度、3D原生IP、W2W逻辑叠逻辑。6 @/ P. w6 E! x1 \% F* m/ @
    9 [! D9 j5 {* J% C5 j, a
    "之前一套流程能给全球所有设计厂商用的时代不存在了。至于分叉之后,结果是什么?五年后,我们来看看吧。"——分析者评价: f: V# J! ^' {; J, M2 z' m
    推演6:先进封装和键合精度将成为新的制程竞赛焦点6 W; ]# ]) E+ L5 i) I7 W
    当几何微缩受阻,竞争的焦点将部分转移到封装和键合领域。W2W Hybrid Bonding的对准精度(当前~1.5 μm HB Pitch)、晶圆平整度(Z轴一致性)、减薄工艺(应力控制)、TSV深宽比的持续优化,将扮演和光刻精度类似的"制程指标"角色。在这些参数上的进步,将直接决定LogicFolding能堆多少层、能推多大的Die。
    6 Q/ v: `& Y$ S7 O8 Q; O4 h- F: K0 y
    + O8 E' _( c7 N+ X7.4  产业链格局:从分工到整合) t8 w1 M( I( L7 S; b3 }- d

    ' r2 I  b7 `$ d" q推演7:垂直整合模式将在先进半导体领域获得竞争优势
    8 H' d5 |9 y2 O. {2 \) T过去三十年的Fabless+Foundry分工模式,建立在"标准平面工艺可以被所有设计公司共享"这一前提上。当IP、EDA、工艺需要为3D设计而重新耦合时,高度分工模式的内在矛盾会被放大——需要一个"中央集权"式的技术主导来全局优化。这意味着:9 z: ~  Y- v6 `, V
    • 拥有自主IP+自主设计+自主EDA合作的芯片公司(如华为海思)将在3D设计上拥有结构性优势。
    • 依赖外购IP+标准EDA工具的Fabless公司将面临3D设计的进入门槛。
    • Foundry需要提供更深入的设计协同和封装能力(类似TSMC的OIP生态,但还要更深入),否则无法满足3D客户的需求。
      4 T8 }1 M7 b7 G% f* ^. M. s
    ' W0 H3 k* i5 a
    推演8:国产产业链的内循环迭代将加速& I$ Y9 m; m- v1 z! L* ^2 k
    华为已经展示了"在受限工艺上的创新设计可以追赶甚至超越先进工艺的收益"这一路径。这一路径的成功验证将产生两个连锁反应:一是更多国产芯片公司跟随LogicFolding路径,驱动国产IP和EDA生态加速成熟;二是设备/材料/封装的国产供应链因为市场需求端的拉动而加速技术迭代——形成"设计创新→工艺需求→设备研发→良率提升→设计再创新"的正循环。3 d$ B" p7 M9 |2 ^0 ~
    + J2 g8 e  D+ C
    7.5  时间线预测
    - h/ _9 J5 K/ P* M# y) g0 `2 @+ S8 U4 `& M' k' e( d7 q. \$ L) a

    3 q, \; b: q+ C) n) L. A
    时间关键事件预测
    2026 下半年Kirin 2026流片公布Dieshot,验证是否双层Logic结构、HB Pitch ~1.5 μm
    2027Kirin 2027量产搭载Mate 90,2层LogicFolding在小Die上形成量产曲线
    2028Kunpeng 960实现4.0 GHz,Circuit Folding+3 Die堆叠走向成熟
    2028-2029首款商用真3D EDA工具链出现(国内企业占先机);3D原生IP开始商业化交付
    2029-2030LogicFolding+3-4层堆叠在AI大Die(Ascend 990)上验证——τ定律叙事最关键的一步
    2030-2031全球3D逻辑堆叠成为主流设计方法之一;国产路线与全球化路线差距显著缩小
    2031+5nm以下制程+3D堆叠的混合方案成为现实,等效密度超越1.4nm

    1 v4 n6 T0 _+ a  f" p) s. O* d  R  n1 c! p
    第八章  结  论
    5 `$ G* ^6 m. u$ Y+ @" R! K0 v; a& C: N
    韬(τ)定律的提出,是半导体工业在"几何缩微"路径减速后,第一次有企业提出了一个完整、可操作、经过硅验证的替代性系统设计方法论。它不是新物理定律的发现,也不是新器件的发明,而是"优化范式的迁移"——将性能提升的动力从"把晶体管做得更小"转向"把信号路径做得更短"。
    , X3 Q0 }9 H; x0 s% E! U这一迁移的工程载体——LogicFolding(逻辑折叠)——已经通过麒麟2026/2027的流片证明了可行性。芯片级晶体管密度+60%~80%、DSP模块面积-40%+频率+37%+功耗-24%的实测数据、以及从手机到数据中心的完整产品路线图(Kirin→Kunpeng→Ascend SuperPod),共同构成了τ定律的实证支撑。
    1 ~; Y; w8 L" z4 w8 M7 Gτ定律的独占性不在于某一项技术的原创性——Hybrid Bonding、TSV、3D-IC、STCO都不是新概念——而在于华为海思被迫走上全栈自研道路后,获得了"命令所有层次围绕全局时间优化而改动设计"的权力和能力。这种能力不是任何一家Fabless公司可以通过购买IP或授权工具来获取的。+ d2 {$ |; X# l* j& T! N8 J
    对后续半导体领域而言,τ定律的意义在于:它为中国在受限工艺条件下的半导体发展提供了一条可行的、可持续的、经过实证的技术路径。这条路径不仅包括芯片设计的范式升级(从2D到3D原生),还将驱动EDA工具链、IP商业模式、封装工艺、甚至产业链组织结构的系统性变革。
    5 k. x5 E7 p1 `) @! U/ X! l麒麟2026/2027的流片验证了2层小Die的可行性——这是最重要的第一步。接下来最大的考验在于:将LogicFolding推广到700mm²级AI大Die的3-4层堆叠。手机端的成功回答了"能不能做";AI大Die考验的是"能不能做到大"。
    - Q$ t/ [) e7 o后者的难度是指数级上升的——良率、散热、供电、互连密度、信号完整性——每一项在大面积多层级上都会变得截然不同。
    ; L. m7 \1 H% u"过去几十年芯片全球化的发展,虽然是工业皇冠上的明珠,但一代下来积累的屎山不算少,而且Fabless模式的细致分工,虽然减少了各环节的投入成本,但是职责分化也让各环节的壁垒加深。当摩尔定律走到极限时,不管是国产路线还是全球化路线,都要开始寻求IP层面的突破,3D设计是大势所趋,这个级别的革新双方的起点是相同的,都要重新开始。"
    7 t2 ?9 V% z, [+ [( }# H3 ]  p$ a& p+ K$ |1 C- J5 \
    参考来源
    7 t$ H# H4 H7 Y. Q  y/ x
      J$ p) t8 a0 Z8 [0 R) R% Z" _1. 何庭波 (2026). "A Time Scaling Theory for Multi-Layer Electronic Systems." IEEE ISCAS 2026, Keynote Session.
    2 _9 z: v: g- D9 w' Q4 ^1 |2 ?2. 黄勇 (2026). "基于逻辑折叠的移动终端SoC设计实践." IEEE ISCAS 2026, Technical Session.(B站IEEE中国全程回放)
    ' e8 Y6 z+ h& Q: r! Z: y3. 华为官方PPT:LogicFolding for Mobile Terminal SoC, ISCAS 2026 Day 2.0 m% T( O% J( E: F3 b* |7 _+ f9 w6 p! p
    4. 咸鱼小山 (2026). 知乎回答:华为在ISCAS 2026介绍逻辑折叠LogicFolding工程思路细节.  q  N$ R& A( a' E0 K+ w, \
    5. Bill (2026). 知乎回答:华为在ISCAS 2026介绍逻辑折叠LogicFolding工程思路细节(技术分析).
    & G7 d- Q: n6 C' `6. 栖于永夜 (2026). 知乎回答:W2W良率分析与SkyClock跨Die时钟方案.& s  q9 ~# j- D8 j. O1 H$ W
    7. 李奇 (2026). 知乎回答:EDA/工艺分叉讨论,3D Partitioning分析.
    % n& J, |( T  k7 g4 Y8. i0nium (2026). 知乎回答:Thermal-Aware Partitioning和封装散热分析.6 S+ b- W- p) o* P& D
    9. 李博杰 (2026). 知乎回答:Unified Bus系统架构角度分析. OpenURMA开源项目: github.com/bojieli/OpenURMA
    ( R+ u) e% ^# n) d; A10. 乱序摸鱼 (2026). 知乎回答:全栈联合调优能力分析., Y( @2 {8 |  s7 ]2 {, W
    11. 华为此前公开技术规范:Unified Bus Protocol Specification (2025).( D9 ~0 I% h9 o" G' H1 f9 ?  E
    12. 北京大学团队真3D EDA研究:线长、WNS、TNS、热仿真对比.
    ' d. R7 r  @; Y# y! Y13. 华为官方新闻稿及多家媒体报道(光明网、搜狐、凤凰网、CCTV等).

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  • TA的每日心情
    擦汗
    2026-3-17 22:01
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    [LV.10]大乘

    沙发
     楼主| 发表于 2026-5-28 17:47:23 | 只看该作者
    这是搜集了资料之后让agent重新组合形成的分析文章,修改格式,上传文字和图片也是agent做的: n9 \5 o! G9 G+ V# C9 L! l! G
    2 ^. Y/ p0 V( R) |
    试了下好像感觉还可以

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      发表于 2026-6-2 21:37
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      发表于 2026-5-30 03:44
    给力: 5 涨姿势: 5 不负本宫的欣赏: 0
      发表于 2026-5-30 03:03
    油墨: 5 油菜: 5 给力: 5 涨姿势: 5 这真是极好的: 5
      发表于 2026-5-28 23:43
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  • TA的每日心情
    奋斗
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    发表于 2026-5-28 23:30:54 | 只看该作者
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    1 A5 T$ G1 o8 i- j2 e$ S
    ' B8 U/ ~3 h& `8 d2 j3 S
    Face-to-Face Hybrid Bonding(正面对正面混合键合):两片晶圆(Wafer)正面对正面,通过阵列式的铜柱(Cu Pillar)实现超高密度键合。

    ( E8 G4 ?) z) O* l; t5 `6 `, B* B
    & p4 g! b; [9 M5 ^1 e如何实现?是先分别在两片晶圆上制造电路,然后通过铜柱连接在一起,还是先在一片晶圆上制造下层电路,然后布设铜柱,再制造上层电路,最后把第二片晶圆扣在最上面?第一种方式对精度要求是巨大挑战,第二种方式个人感觉目前不可行。
    7 K* n3 u8 E. ]; P) C# B, b2 ~$ Y+ s( D1 M4 C$ A
    读后感:这种方式对散热,时钟,电磁效应是巨大挑战,也就是对设计的巨大挑战,在AI之前是不可能的,现在借助AI才成为可能。最后对良率也是巨大的挑战,估计开始阶段的良率会低的可怕,如文中所述,只能分散到不同产品线,也就是华为借助中国消费者对华为的支持,才能cover住成本。* ~  r/ k$ T' Z/ l, r- a/ d

    & h( Z# |1 B+ ^6 d2 R也如文中所述,这和传统的芯片设计制造就是两个路径,这相当于芯片设计制造的微观世界里的全国一盘棋的计划经济模式。估计早就有人想到,但恐怕真的只有面对生存危机,受到全国全产业链支持的华为才能走通。而这一旦让华为走通并且发扬光大,那未来芯片业就要变天了,很多小IP设计公司要么被华为收编,要么就可以关门了。如果美国不能及时跟进的话(其他国家绝无可能),那台积电都不算筹码了,估计如果十年后大陆登陆某小岛,直接就通知美国,赶快来几艘船把这些破烂拉走,别占我们地方。
    ( J) I+ [5 @( w5 x9 \3 m
    7 Q, l% I5 \6 D7 |
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    地板
    发表于 2026-5-28 23:48:37 | 只看该作者
    大黑蚊子 发表于 2026-5-28 03:47
    , V, G' ?/ g" d: Z" f& }这是搜集了资料之后让agent重新组合形成的分析文章,修改格式,上传文字和图片也是agent做的# _; `' Y2 y7 z: N

    , n# X0 V( w! z$ s试了下好像感 ...

    3 {8 f1 n, s9 G, W! F9 A哇,Agent那么厉害了啊!佩服!
    ' ~. q: D  \+ E. Z: \更佩服能指挥Agent的蚊行。帅才!
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    5#
     楼主| 发表于 2026-5-29 00:10:57 | 只看该作者
    方恨少 发表于 2026-5-28 23:30
    8 Z; [; ]  a! g, d& }1 g提问,请教蚊行,或者蚊行的牛马:

    , n) m' r  ~! ^7 N+ K) q应该是第一种方法,具体怎么对齐封装咱就不知道了
      L1 I& O9 [8 B: f! e. Z因为华为后来说可以有效利用不同工艺生产的组件进行拼接,那就应该是可以考虑用不同制程工艺生成不同的部件再组合起来,想想都觉得头大,甚至感觉只是在放卫星吹牛逼! l: J6 g  q/ b6 Z. ?0 k+ G9 F
    . X& K5 b3 j$ t
    但是华为自己说麒麟2026/2027(应该是)已经完成了流片,2026进入了工程测试阶段,9月就要正式发布,这就有点儿惊悚了
    2 @, d8 W# O! Q' H6 d% [$ _人家不是在画PPT,人家已经做出来了,而且良率和成本看上去还都不错

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    6#
    发表于 2026-5-29 01:16:51 | 只看该作者
    你们对华为这个吹得有点过了。。。作为Process Engineer, 俺没看出华为出了啥突破性的东西,Hybrid Bonding是已经在用的东西了。华为就是有提高,感觉也比不上YMTC前面搞出来的XStacking意义大。本来以为华为在设计那边搞了突破,但看可梦之的评价好像也不高。
    8 P6 i9 K5 I) b, J感觉就是把各项技术综合整合来跳过EUV壁垒,这如果做成当然也是很厉害的,看看下半年9050的表现就可以打分了。
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    7#
    发表于 2026-5-29 01:18:56 | 只看该作者
    大黑蚊子 发表于 2026-5-28 08:101 E$ e5 x. C* p. h
    应该是第一种方法,具体怎么对齐封装咱就不知道了
    & P7 ^* c& s; V- f因为华为后来说可以有效利用不同工艺生产的组件进行拼 ...
    8 N! C6 h; D) V4 Z9 L
    D2W (Die to Wafer) bonding,不是W2W (wafer to wafer) bonding. 拼接不同工艺生产的部件不是问题。

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    8#
    发表于 2026-5-29 02:09:40 | 只看该作者
    moletronic 发表于 2026-5-29 01:16* Z- r0 C% ?* g7 v
    你们对华为这个吹得有点过了。。。作为Process Engineer, 俺没看出华为出了啥突破性的东西,Hybrid Bonding ...

    & B+ M/ D; Y1 c+ d& Q7 f
    & T  M$ {$ ^3 _$ V6 G, O很尊重你和可梦老弟一直以来提供的业内第一手技术解读,学了很多。这里给两位提供一个其它视角。
    . v' d+ A. p; b: ^6 j. k% T4 z2 T( x' I" I, @# ?( H9 S& D. p
    我们习惯美国公司内部和公司之间工作方式的“业内”人,一般按单人、单公司能力估算菊厂工程能力、产品能力。我刚开始就陷在这个坑里,认为微软:菊厂工程师1:5以上的能力对比,菊厂开发、产品能力有限。
      R' A% O6 p8 |7 H) v6 H
    , i! F7 e7 I# ], [但是,实际工程、产品实践结果是比微软200%,500%的快速工程,产品结果。甚至是技术突破。! w1 v0 ?4 g+ q: [1 w

    4 E. X+ ]" k& g8 c$ P& Z1 M. n为什么?
    , \* i* ^/ G4 J. t1 X: i
    # n/ y5 j7 s3 c; P: U9 V5 p只要各个节点有1,2个真正的技术带头人,再加上一个能把所有能力一般的个人、协助公司,合作伙伴公司有序管理起来的强有力的工程管理组织流程是关键。( C# r8 @! P8 b! n$ ?/ H
    % w. j, U) f1 u
    就像蚊行文章说的,不能看单点先进性,要看把整个产业链统一起来以后的整体先进性和革命性。
    1 }" l5 e9 @/ s5 [9 g* }
    - W' D* r: V6 s- W! T6 \% b  T* Y+ H福特汽车生产线如果让之前的汽车厂家的工程师看,肯定说这有啥技术突破。但是,这个对于工业生产来说就是革命性的。
    3 z- a5 P( U2 b6 ^$ t! Q

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      发表于 2026-5-30 04:56
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    [LV.Master]无

    9#
    发表于 2026-5-29 02:37:47 | 只看该作者
    本帖最后由 moletronic 于 2026-5-28 10:39 编辑
    7 j& S# F2 S) A; k* s4 F5 w) @/ Q* x+ a* t
    俺一向是很尊重华为的,而且俺认为松山湖人均水平要强过硅谷平均水平的。不过俺个人对于“革命性”‘突破性’之类的评价要求比较高。9050的评测数据出来前俺觉得就说革命性还早了点。
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    10#
    发表于 2026-5-29 02:55:02 | 只看该作者
    moletronic 发表于 2026-5-29 02:37
    + Q4 g$ T9 ?6 K俺一向是很尊重华为的,而且俺认为松山湖人均水平要强过硅谷平均水平的。不过俺个人对于“革命性”‘突破性 ...
    : w4 g/ A9 T" l3 g/ e* G6 |7 u4 H
    同意同意。菊厂牛皮吹破也不是一次两次了。
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    昨天 07:04
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    [LV.10]大乘

    11#
    发表于 2026-5-29 12:50:30 | 只看该作者
    moletronic 发表于 2026-5-29 02:37/ K2 A  ?. d) R* G; r
    俺一向是很尊重华为的,而且俺认为松山湖人均水平要强过硅谷平均水平的。不过俺个人对于“革命性”‘突破性 ...
    / @( O) H/ f5 c/ t, G% O
    要相信系统论的力量。
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    2026-3-17 22:01
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    12#
     楼主| 发表于 2026-5-29 13:01:01 | 只看该作者
    moletronic 发表于 2026-5-29 02:37* s* K  p. J: N9 @% U6 [
    俺一向是很尊重华为的,而且俺认为松山湖人均水平要强过硅谷平均水平的。不过俺个人对于“革命性”‘突破性 ...
    % F% D5 [* u& ?' K, l
    9050这个不算革命性,但这个方法论还是可以称得上革命性的: w, ^! T: \/ u, [* A! Z
    看现在的消息9050应该是缩小了面积后再折叠的,估计是良率方面的考虑
    - G& `3 E# o# P如果9050能够达到8gen3的水平(4nm,大核3.3G,八核),那我觉得就算符合预期了
    " |3 H' @0 |" i0 _( V

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    昨天 06:43
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    [LV.Master]无

    13#
    发表于 2026-5-29 16:24:57 | 只看该作者
    看了蚊行的解读,谈谈我的看法:
    ( H+ i' @, b7 _1 l5 ~0 b3 F' `, w" v1、系统性思维:根据功能、性能、功耗等统一设计应用芯片,而不是功能芯片,这就是自己拥有EDA工具链的巨大优势,利用自家的EDA工具可以平衡各功能块的集成度,各Die或Wafer性能、功耗等的平衡,如果发现有些EDA工具达不到的,增强EDA相关设计能力来完成,整个设计按照目标的逻辑来完成,所以称为逻辑折叠。而传统的CPU、GPU厂商只能利用别家的EDA工具做固定的功能块,然后成为物理折叠。
    9 h9 ?: l8 j9 f! Y6 ?- I2、目前以系统性对抗国外光刻等尖端性,跟上时代的步伐4 ^2 n$ S) M0 ?& f( n
    3、系统性并不排斥尖端性,等我们光刻设备上来后,这套体系将如虎添翼。

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    如同前苏联制造的航天器,单项性能不突出,整体经过系统优化后表现优秀  发表于 2026-5-30 11:18
    给力: 5 涨姿势: 5
      发表于 2026-5-30 03:55

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    14#
     楼主| 发表于 2026-5-29 22:43:53 | 只看该作者
    testjhy 发表于 2026-5-29 16:246 p. B' {7 y: ~( d& `3 A1 @
    看了蚊行的解读,谈谈我的看法:
    3 r' \0 w4 u0 [4 F  F5 @1、系统性思维:根据功能、性能、功耗等统一设计应用芯片,而不是功能芯片 ...
    4 p1 o) h+ d$ ~
    更本质一点的话,韬定律这套东西其实是在抢夺先进工艺的定义权) \9 b; U4 f/ n7 k3 F! E
    从14nm之后,所谓的x nm早就不是对应物理概念的那个数字了,本身也是个等效算法甚至是商标9 `0 `4 U+ Y' _5 t0 _
    既然如此,那就把nm这套老办法去掉,大家按照完成系列通用任务的效率来看,谁效率高谁就是先进的,效率高不就是用的时间少嘛。7 G" o7 I" Q, m
    也别纠结什么EUV/DUV的,谁能完成任务谁就是好汉
    , t, h' G5 I' y' _# c5 v3 Q) j3 f' d. F8 H6 g
    如果这个9050在性能和功耗上能够追平高通的8Gen3,那就差不多可以认为是相当于4nm的水平! x* S4 z( G5 R: Q7 @
    用Duv做出4nm来,那不就是Intel当年心心念念一直要做成的事情嘛,最后没成& Q  y0 t; d2 Q: @! `& W! X
    DUV这么搞下来,成本还真不一定比EUV贵
    7 ?6 ^' \- L9 o4 q, i, @

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    给力: 5 涨姿势: 5
      发表于 2026-6-11 15:03
    给力: 5 涨姿势: 5
      发表于 2026-5-30 03:56

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    15#
    发表于 2026-5-29 23:49:03 | 只看该作者
    大黑蚊子 发表于 2026-5-29 22:435 s6 x( ?- }  }- ~# o
    更本质一点的话,韬定律这套东西其实是在抢夺先进工艺的定义权( R# f1 T  `7 T/ v# a( ]
    从14nm之后,所谓的x nm早就不是对应物理 ...

    0 v6 q( W3 _4 N5 A2 D4 e/ t  W菊厂在抢夺定义权,尤其是国际标准的定义权上面是有执念的
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    16#
    发表于 2026-5-30 00:08:43 | 只看该作者
    是不是俺对“革命性”的定义太高的原因啊,俺对9050的期待值可是更高的,应该能达到台积3nm的水平。
    9 {! a4 {0 V% g! O& a/ A另外,牙膏厂当初可不是用DUV做3nm,是10nm。这其实不算太难,台积对应的7nm就是全DUV制程,后来是为了减成本才用EUV。早期EUV生产成本还是太高了。
    0 |: t- u2 K9 r5 V1 |华为这个方案很难说能比用EUV的单层方法便宜,毕竟处理的层数要加倍了。

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      发表于 2026-5-30 03:56
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    17#
    发表于 2026-5-30 01:48:36 | 只看该作者
    WiFi 发表于 2026-5-28 13:09
    6 u( V8 ^9 P7 d. S* ~很尊重你和可梦老弟一直以来提供的业内第一手技术解读,学了很多。这里给两位提供一个其它视角。
      Z! v# x; P/ u' p3 a, k5 u1 f1 u# s  m+ _* s8 i
    我们习 ...
    ! e( ^: b& A( C' R! p
    站你這邊, 帶過國內團隊, 他們特別適合大規模作戰, 特別能打, 他們一兩個人厲害就行。

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      发表于 2026-5-30 03:56
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    发表于 2026-5-30 04:30:56 | 只看该作者
    大黑蚊子 发表于 2026-5-29 00:10
    * H, r; Y3 o( a( q; |应该是第一种方法,具体怎么对齐封装咱就不知道了2 l+ w7 b8 P) ^% g* a
    因为华为后来说可以有效利用不同工艺生产的组件进行拼 ...

    & s; j) ]1 A! W  [, ?, N第一种方法能实现也已经很逆天了。但我还是担心良率问题,虽然华为声称已经在300多款芯片上做了实验,下半年产品就要发布了,但产品问世了,性能一目了然,大家都能测出来,而良率和成本这东西,华为自己不公布,别人谁也查不到。
    * @2 D& ?6 j0 p6 n: J; R5 S) D
    ' ^: ?2 ~5 I0 g( g  r; i华为这次公布韬定律的时机也很有意思,除了技术方面,大概还有政治博弈的因素。特朗普刚刚访问中国,表现得规规矩矩,英伟达黄仁勋最后时刻扒飞机也要来,AMD苏姿丰虽然没能混上一张机票,但特朗普刚走就来访问中国,尤其是当年制裁华为跟进最积极的美光居然也来了。这说明,美国对中国的芯片制裁,是否还能压制住中国,或者说还能压制多久,已经产生松动。华为公布韬定律,也有对美国喊话的意思,早晚压制不住,甚至可能被反超,不如早点合作共赢,收手吧,阿祖。
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    19#
    发表于 2026-5-30 04:53:56 | 只看该作者
    方恨少 发表于 2026-5-28 09:30
    2 \! z7 k2 R" N; V提问,请教蚊行,或者蚊行的牛马:

    $ J/ C+ c# E/ V) j0 u4 F  ~有没有可能是将晶圆布设铜柱后对接,然后上下层同时刻电路?感觉这样才能保证对接精度?
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    20#
    发表于 2026-5-30 09:06:00 | 只看该作者
    方恨少 发表于 2026-5-30 04:30
    ) l5 J6 T3 w) J9 a7 i0 }, }第一种方法能实现也已经很逆天了。但我还是担心良率问题,虽然华为声称已经在300多款芯片上做了实验,下 ...
    # p* {: h: ]& m" h. i$ P! q
    “大概还有政治博弈的因素”
    0 o' w/ i" I! Z! x: A# U1 y: B3 b
    3 K: h! A2 \/ m- z- }: d' x我认为没有政治。海思为发表这个论文准备多半年了,因为麒麟2026芯片马上要发布。必须赶上这个节点先把理论抛出来,然后用麒麟芯片的性能来闭环论文给出的数据。
    / F% b* S! N7 f. c1 c* l$ q) n* o1 _9 M" H2 X1 I: Y
    这样这个理论就立住了。
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