华为"韬（τ）定律"——先进半导体设计的系统方法论

晨枫

WiFi 发表于 2026-5-29 19:06
“大概还有政治博弈的因素”

1 q% f3 p# M) O0 a. _, w我认为没有政治。海思为发表这个论文准备多半年了，因为麒麟2026芯片马上要 ...

! K. G0 `* T/ M% \  l- s同意。华为一直是行多于言的，没有一点对麒麟2026的信心的话，没有必要在这个节点出这个丑。

方恨少

晨枫 发表于 2026-5-30 04:53
有没有可能是将晶圆布设铜柱后对接，然后上下层同时刻电路？感觉这样才能保证对接精度？ ...

这样的话虽然可以保证对接精度，但键合之后再在晶圆上布设电路的话，电路就布设在上下晶圆的外侧正反两面了，个人认为不可能。
0 Z4 k4 m) d0 ~" a4 Q6 }6 D, s% F
, Q. ]$ f# k/ R; k对于上下两层waffle分别铺设电路，再布设铜柱对接，将上层wafer倒扣在下层wafer上的方法，还有一个问题是工艺流程，是先进行wafer键合再进行切割，测试，还是先分别进行切割测试，再对接键合。如果先对上下两层wafer进行整体键合，再切割测试，良率可能会非常低。如果上下两层wafer先分别切割测试，再进行键合，可以保证良率，但工艺可能更复杂，流程更多，时间肯定也更长，也许成本反而会上升。
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8 \5 J) c3 l" m. I做最粗陋的的数学计算，假设上下两层wafer的良率都是50%，如果整体对接，最佳效果是50%好的部分对接到50%好的部分，当然这是不可能的。如果能保证如此精确，良率就不是50%，而是百分之百。最差的情况，50%好的部分对接到50%坏的部分，那良率就变成0了。个人认为最优解应该是折衷，比方如果下层wafer的良率高，是75%，而上层wafer的良率低，是25%，应该先将上层的wafer切割测试，选出好的部分，键合到下层wafer后再进行切割。当然，这只是最简单的数学计算，实际情况中良率非常复杂。
( S5 J& K9 F% I+ F& A% T
% F4 ^8 u( {) _. c1 g( j8 @5 t* p不知道这种方法是不是就是上面moletronic提到的D2W (Die to Wafer) bonding。

晨枫

方恨少 发表于 2026-5-30 04:22
这样的话虽然可以保证对接精度，但键合之后再在晶圆上布设电路的话，电路就布设在上下晶圆的外侧正反两面 ...

3 ]. x; V% l  A: b8 [2 ^& W$ {' j5 l有道理。要不华为怎么郑重其事呢。

可梦之

方恨少 发表于 2026-5-28 23:30
提问，请教蚊行，或者蚊行的牛马：

第一种方案。先单独生产两个die，做好铜柱，然后打磨平整，face2face的键合。需要低温键合，不能超过300度，否则容易损坏芯片。同时在背面做TSV把管脚等引出来。
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hw厉害的地方在于把HB/TSV的密度都大大提高了。HB最小间距降低到了1.5um，TSV是6um。这样，两个die之间可以做到5000万级别的互联线。这使得更低层次的逻辑互联成为可能。否则HB互联只有几万几十万的情况下，只能做到logic到sram这种block级别的划分和互联。
5 d. Z; V5 i) i0 b" k8 c6 E
当然这是有代价的，一个就是5000M互联线的良率问题，hw给的答案是冗余。但是clock/power这种可以做mesh的网络好做，signal连线怎么做冗余，总不能每个都占用两个hb做冗余吧。

还有一个问题是散热。hw给的答案是做逻辑拆分和PR的时候就要考虑热，不要把两个发热高的放在一起。但是这又与逻辑折叠相悖，本就是要把相关的逻辑放在一起，这些大概率会同时发热。我看图片可能大部分还是logic和sram堆叠，控制发热。另外一个是提高封装散热。没有说细节，我怀疑做那么多TSV可能主要是为了散热，利用TSV的铜柱把热量从背面散出去。因为管脚不需要这么多TSV。
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可梦之

方恨少 发表于 2026-5-30 18:22
& b3 t: R! Q! H1 U: d这样的话虽然可以保证对接精度，但键合之后再在晶圆上布设电路的话，电路就布设在上下晶圆的外侧正反两面 ...

7 [& u' X! \; N: [- RHW提到hybrid bonding的良率可以做到100%。用的是冗余的方法， 但是具体细节不清楚。

隧道

可梦之 发表于 2026-5-31 09:52
第一种方案。先单独生产两个die，做好铜柱，然后打磨平整，face2face的键合。需要低温键合，不能超过300 ...

这个冗余应该不是做两个靶子，而应该是把一个靶子做大。

可梦之

隧道 发表于 2026-6-1 00:11
这个冗余应该不是做两个靶子，而应该是把一个靶子做大。

pitch只有1.5um，铜线最大也就做到1um，偏差还有0.5um. 做大了密度就不够了。而且如果wafer平整度不够，上下没有连接起来，做大了也没用。

隧道

可梦之 发表于 2026-6-1 00:13
0 V2 E, A, B2 M! vpitch只有1.5um，铜线最大也就做到1um，偏差还有0.5um. 做大了密度就不够了。而且如果wafer平整度不够， ...

/ F! y) I" ~& H3 e看产品上市的性能吧。估计hw不会说细节，最终还是看产品。

可梦之

隧道 发表于 2026-6-1 00:26
4 U3 }0 N, ~  D, t4 _; B' s看产品上市的性能吧。估计hw不会说细节，最终还是看产品。

良率不太能看出来，可能从产量上可以看出一些端倪。

大黑蚊子

隧道 发表于 2026-6-1 00:26
. Q  D; G7 C9 b$ [看产品上市的性能吧。估计hw不会说细节，最终还是看产品。

/ [& R( [9 P% n3 t2 m目前看来9050 pro的性能演化中规中矩，放卫星的概率不大
但是9060 pro应该是个能扛事儿的