再谈华为的逻辑折叠

可梦之

0 |1 N, b' R0 c9 {% z- ~  x逻辑折叠制造商采用的w2w+hybrid bonding。先单独生产两个die，做好铜柱，然后打磨平整，face2face的键合。需要低温键合，不能超过300度，否则容易损坏芯片。同时在背面做TSV把管脚等引出来。
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8 Q  v% V% M, u7 Qhw厉害的地方在于把HB/TSV的密度都大大提高了。HB最小间距降低到了1.5um，TSV是6um。这样，两个die之间可以做到5000万级别的互联线。这使得更低层次的逻辑互联成为可能。否则HB互联只有几万几十万的情况下，只能做到logic到sram这种block级别的划分和互联。

当然这是有代价的，一个就是5000M互联线的良率问题，hw给的答案是冗余。但是clock/power这种可以做mesh的网络好做，signal连线怎么做冗余，总不能每个都占用两个hb做冗余吧。

还有一个问题是散热。hw给的答案是做逻辑拆分和PR的时候就要考虑热，不要把两个发热高的放在一起。但是这又与逻辑折叠相悖，本就是要把相关的逻辑放在一起，这些大概率会同时发热。我看图片可能大部分还是logic和sram堆叠，控制发热。另外一个是提高封装散热。没有说细节，我怀疑做那么多TSV可能主要是为了散热，利用TSV的铜柱把热量从背面散出去。因为管脚不需要这么多TSV。

软件方面，hw承认现有EDA支持度还很低（包括国外EDA），主要靠人工，效率不高。EDA是比制造更大的瓶颈。hw的方案是在synthesis之前加入了partition这一层，划分模块和上下die，然后整个flow做迭代。这方面hw还是很nb的，虽然我猜做的是相对简单的，logic folding的潜力还有很多没有挖出来。

3D EDA学术研究一直有，最近也有北大的论文被炒的火热。但是学术界论文要落地还有很多问题。我们看没有哪家EDA厂商蹭这个热点，也说明的确没有突破，否则早大力宣传了。受影响最大的还是PR工具，前端工具相对影响不大。国内做PR的有鸿芯微纳、立芯等，2D的都问题多多。华大、概论等也开始做PR了，但是目前进度还不如前两家。hw自己也有搞，Macro-placement据说搞的不错，但是整体的PR是没有的，否则也不会扶持某家EDA公司。这里面placement相对容易些，学术论文比较多，routing更难，学术论文相对都少不少。

对STA影响相比要小些，RC抽参工具将HB抽象之后，STA核心算法不用变，除非垂直的HB的电感效应太大不能忽略（大概率不会发生）。主要影响是MMMC和OCV。如hw所说，corner数量大大增加，同一个pipeline，一个ff是SS，另外一个ff是FF的情况之前也不会发生。OCV方面，没有具体数据。但是提到HB的overlay accuracy是0.5um。要知道HB pitch已经降低到1.5um，铜柱直径不会超过1.0um，那么对齐最大差0.5um的情况下，这个偏差已经非常显著了。当然HB的铜柱比较粗，电阻也比较小，寄生电容不太大的情况下，还是可控的。更好的一点是，对齐错位应该是整个die一起的，所有的HB都偏差0.5um，之间的variation也不用很大。

逻辑折叠也是有物理上限的。f2f的方案只能做两层堆叠。多层肯定要用tsv，鲲鹏给的3层方案就是上面两层core用f2f，下面的uncore用tsv连接。用tsv的话，连接数是个瓶颈。但另一方面，多层的logic拆分，肯定会造成die-to-die之间的连接数陡增。TSV要做密的话，wafer可能要进一步减薄，但是现在已经从几百微米减薄到10微米之内，如果进一步减薄，良率怎么保证。

! r# i; F/ y; u) F6 c还有一个大瓶颈是散热。手机芯片几w几十w的堆叠在一起问题还不太大。大芯片上百w，AI芯片可能几千w甚至更多，堆叠起来散热如何解决？黄说NV不用是有技术原因的，一方面NV卡现在散热都是头疼问题，进一步堆叠挑战过大。另一方面，现在AI芯片显存问题更严重，与其logic堆叠，不如多搞几层HBM，把显存提上去。

总之，hw是很牛逼的，在处处受限的情况下闯出一条路来，有可能是一条康庄大道。生物进化史上类似事情无数次发生。但是现在就断定这条路一定比原来的路更好，为时尚早。芯片行业集中了全世界的聪明人才，即便海外也有很多华人，并不存在一个想法只有你能想到，别人想不到，区别在于具体的实现细节。赢学大家都爱，但是不符合科学/科技发展规律。
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