TA的每日心情 | 擦汗 2026-3-17 22:01 |
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可梦之 发表于 2026-5-31 13:58/ c7 S0 H% e: t$ w# T4 m0 } \& T. M' u
鲲鹏/昇腾芯片更大需要更多的互联线,所以密度还要进一步增加。所以现在鲲鹏只是做chip folding,一个die ... 4 N5 q( } r o& \- P# H3 J
我看那个路线图做不到三层吧,应该要到28年以后
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( l0 x2 {/ R, C5 o+ F0 ^/ G* N关于夏晶的发言,还有这么一段,我当初看到的时候给记下来了,后来再找发现这哥们应该是给删了,我贴在这里,反正爱坛小众,不太应该会有人追杀到这里
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作者:Dio-晶
( K- E" [6 F- K1 Q给韬一点自信& j* V0 z( j& \, D7 j% w' j
黑子蛮多,评价所谓韬不就是堆叠、3D集成、先进封装什么的,并引用台积电、AMD的材料为参照,是业界通用能力,叠加EUV还能更强 :)
* n5 P3 ?7 u: T7 |; w# Z" k那为啥不做呢? 你想过没有? ; a3 U9 b8 k" k0 f; }) v
为何世人知其路,而罕至其深处?5 o% Y, K) D3 J9 b' ]
诚然AMD也有MIXXX系列的3D结构,BroadCom也有相应3.5D什么的路标。
# K. B2 c1 v7 n# |, o学术界论文更是汗牛充栋,工业届为啥没有再进几步,更深入折叠一下?
- E+ c0 ~* H' h5 \- p, _" Y# m7 I" t其实这真的是一个岔路口!!!!!' V( f4 ?, T. l! P2 |& R8 ^3 U
讲几个简单的逻辑,原本我是准备在会上回答的,奈何没人问,sign。
. g1 r# I- V$ F/ w1、TSV,也就是所谓打孔(其实还包括一些其他3D特征的对象和rule),它们其实是一种Device,在加工上和一个FET管子是同等级别的特征的。但是,功能上的管子,例如NAND2,是工艺原生之子,而TSV是工艺后生之客。
% J* B+ O" X$ a/ { c/ }! t啥意思呢? 就是你定义一个2nm的工艺的时候,在第一天是不会考虑TSV这种器件的,因为它只会让你的刀变慢 :)
: P+ T3 D: n' G a" g几乎所有的TSV设计,都是在工艺成熟之后再叠加的。也就是工艺研发需要二次入场,这种研发的复杂度比原生第一次的研发要麻烦很多很多。
1 M* x1 h7 o5 S) [既熟则安,既利则惰,Fab能在先进工艺赚钱,就没人愿意二次开发新器件。
7 `$ T! U5 a4 ?) W% {2 |' r6 t9 x而且越先进的工艺,原生Cell,就是NAND2越脆弱,越经历不起万针扎身的淬炼。你看AMD的Bottom就还只到6nm,很难前进的。! E0 M) L m9 c3 d' H" Y b- w5 a
/ ?- x2 B' \* l0 S; u2、其实折叠互联这事,天生与工艺精度是反方向的。你再想想那个Gear Ratio,也就是何总那张图,要令上下 Die 之中,标准单元直连相通,便需要Bonding Pitch 逼近 Cell 尺寸,而Cell 愈小、工艺愈进,Pitch 便要愈小。
; N6 {$ {; @; O) `" O你且算算,2nm的工艺如果要上下NAND2直接连上(也就是细粒度的逻辑折叠),需要Bonding Pitch压缩到多少nm? 能做得到吗? 细折易言,直通难行; Z( b; R+ P; I5 k6 _# ^6 {
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3、工艺微缩之后,需要的金属层数也越来越多,例如Nvidia BlackWell,他的金属层数到22层了(手机多少我不知道),因为晶体管足够密,你必须要足够的金属层才能把它们互联起来。但是,这事又背道而驰了。金属层愈多,堆叠之后垂直路径愈长、愈复杂。还有一个一般人忽视的事情,金属层多了,再磨薄,这个wafer的bow值就会很大(懂得自然懂),对Bonding的精度、难度要求都变高无数。先写这几点吧 :) 需要再补充% x6 Y8 D% m# n
* Q1 ]$ L P" v% o* [5 M: k所以,有些事,做一做,感受不一样。
+ l; U5 F) c' G8 W事非经过不知难,成如容易却艰辛。9 }: Z ]6 O0 B/ z/ k! k
事在人为,道在躬行。8 P2 r( d) ]1 ?+ B+ H! o) J7 H
不妨自信一点 :)
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