TA的每日心情 | 奋斗
2021-4-20 05:43 |
|---|
签到天数: 300 天 [LV.8]合体
|
本帖最后由 可梦之 于 2026-9-11 07:35 编辑
# G" ]3 ^% Q' g' r+ F) s+ i/ u- |! O) W( t) w
华为推出韬定律后，大家（包括我）最关心的一个疑问是：把两个芯片面对面放在一起，功耗和散热怎么办？ 8 h! P9 ]) [1 E. |0 O4 _% m; F0 @
% ?% p; o* {, f2 V8 d( {9 i
最近，何庭波发表了第二版韬定律的论文回应了这个问题。经过麒麟2026（内部名称，对外是麒麟9050 Pro）芯片验证，韬定律芯片不仅仅没变热，还变冷了。
' V7 R- o! y7 L1 Z2 Y- B3 V) `5 j8 F5 z# J5 o% y$ b
这个结论得到了广泛的媒体报道，但还是有点反直觉的。华为到底是怎么做到芯片功耗的1+1<1，抱着这样的疑问，我把论文原文拜读了一下（https://chinaxiv.org/abs/202609.00031）。
0 `3 |: ]' `5 }6 Z. X8 u3 _2 `) B1 b) d/ H, ~ m2 t7 _+ V
论文报告芯片密度提升了55%，与此同时功耗降低了66%。非常亮眼的数据。: k/ Q+ v6 J0 _& z7 p
{ ~( P6 k$ M3 H% L
主要的阐述逻辑是：功耗的大头不是计算，而是数据传输。韬定律，或者具体来说，逻辑折叠缩短了芯片连线，从而降低了功耗。
0 s8 o9 u+ y) ^: C1 ~8 ?: `) G( `# |* B( a9 P
这是讲得通的，但我还是有疑问，逻辑折叠能把连线缩短多少，单靠这个能降低66%的功耗？细看之下，逻辑折叠平均降低了20%的金属走线长度，关键路径下能降低70%，在时钟网络上效果更好，平均降低28%，而且将clock buffer降低了一多半。数据非常炸裂，但是貌似不足以降低这么多功耗吧。* C0 u. X; C9 c
4 j4 z" @: V$ |# B$ A( v解开我困惑的是第四章，这里提出两个测试方法：等效性能模式(iso-performance)和满血模式（full throttle)。前者降低芯片电压，算力和前代的麒麟9030 Pro保持持平。而前文公式1可见功耗和电压的平方成正比。将电压降低一半，性能就能降低到四分之一。这个才应该是功耗降低的首席功臣。
( W7 @6 l- @' T& W& R1 ^
3 X& [% B; @: i0 {1 O7 V: E9 ~4 q文中图1信息量相当密集，让我们来仔细看一下。* `9 i; ?3 ] {. m" f2 a) b7 h6 z, i
, M2 X. X/ `5 f) Y; Q
![]() : |1 X) i4 k, K$ G% \% D8 L. U
9 a8 u1 C% \0 T K* K9 E' N
首先，66%的数据是NPU在等效模式下的数据，其它部分数据为：GPU 58%，CPU：41%和23%（不同测试集），DSP：25%（2026）。满血版数据则为：NPU：+37%，GPU：+20%，CPU：+11%/+14%。选择最好的数据放是写论文的基操。
+ h, [* B7 i4 _. K/ p$ K! l2 v+ K5 f: _4 X7 `$ R7 C3 v& i1 C
其次，看NPU是如何节省66%的。相比9030，芯片最高频率从1.2G降低到1.1G，满血电压从0.85降低到0.70，根据公式1，大致估算同样设计功耗降低到（0.7/0.85)^2*(1.1/1.2)=62%。等效模式下频率从1.2G降低到0.442G，电压从0.85降低到了0.55V，根据公式1估算功耗降低到（0.55/0.85)^2*(0.442/1.2)=15%。当然，公式1只是数据传输的功耗而非整体的功耗。但也可以看出电压对功耗的影响甚大。 - ]8 O$ a8 d; w- l. L0 r7 w( g7 H
* T+ I0 n: u7 L0 `2 ~" K) P3 v, [为什么等效模式下电压/频率能降低这么多？关键在于性能从29TOPS增加到70TOPS。在频率降低的情况下，这一性能提升基本是更多计算单元造成的。简单估算计算单元增加了70/29*1.2/1.1=2.63倍。如果工艺和晶体管密度类似，那么芯片面积也增加到2.63倍。逻辑折叠理想情况下能让面积减半（NPU中大量重复计算单元，还是比较容易均分到上下两个die的），这样面积增加到1.31倍。我们看图中数据，NPU的投影面积增加为1.27倍，这里应该是逻辑折叠起了作用，走线变短可以进一步提升密度，当然不排除工艺进步因素。
. ?; `; M0 z: a g- s& I) r. P
" J5 M4 f! \8 Y在满血模式下，估算功耗是0.62*2.63=1.63，但实测数据是1.37，这个差距剔除模型误差因素，主要或部分应该是逻辑折叠带来的。在等效模型下，估算功耗是0.15*2.63=0.39，和文中0.34更接近些。- K6 n& p4 [4 I& T! f' m" `: h
2 [, n1 B7 [) h: x/ C2 O2 [
因为干活的多了，所以每个NPU计算单元可以算慢点。等效模式下可以慢1.2/0.442=2.71倍，和上面数据是吻合的。我猜另外一个降低频率的因素是时延，一般来说电压降低，时延会增加。时钟周期必须拉长，否则setup违例芯片就乱套了。但不好简单估算这个关系。0 M" P+ H4 E$ Q3 a
+ e. I& U. _! t6 y5 F/ W
散热更多考虑功耗密度，因为NPU投影面积增大为1.27倍，功耗密度相比更好更漂亮。等效模式下降低到27%，满血模式只增加7%。
* M0 D! V/ N+ R2 s
% [% F, O' K4 R其它模块例如GPU、CPU可以类似分析。GPU性能从61提升到86.9，芯片面积降低到96%；CPU性能从1700/1854到2005/2084，面积降低到78%。CPU不好折叠，最差情况下功耗密度增加46%。DSP面积降低到60%，功耗密度增加24%，但麒麟2027会降低到97%。7 F' W1 E, p: D" k& {$ W9 A3 Y
! x/ m. |( a( g" m/ E% S% R
芯片散热要考虑最差的满血模式。论文指出，这里功耗密度是上下两层die的数据，每一层的功耗密度会更低。而让芯片不工作的是晶体管的温度，所以问题不大。另外他们设计的时候特意将发热单元放在更容易散热的地方。另外逻辑折叠让走线变短，芯片面积减小，也腾出更多空间用于散热。下层的die可能会比上层的高个几度，但下面也更容易散热还好。6 d% x. C$ w& e$ r( {8 T
2 s3 o- y$ C* e( ~1 I2 k
至此，我的问题得到了答案：逻辑折叠使得可以制造更多的计算单元，在等性能模式下，降低计算单元的电压可以大幅度降低功耗，逻辑折叠缩短了走线进一步降低功耗。综合因素使得麒麟2026变得更凉了。这一策略在NPU/GPU等并发好的模块效果非常明显，在GPU/DSP等上面则稍微逊色一些。
" q6 F' k8 u* ] _2 T" e
" c6 E$ w, D1 S- I, K9 d通过降低电压降低功耗不是逻辑折叠的专属，过去几十年我们把电压从几伏降低到现在零点几伏，否则芯片早把自己烧坏了。但阈值电压是有极限的，不确定还能挖出多少潜力。但是逻辑折叠，使得工艺密度不增加的情况下能够制造更多的计算单元，殊途同归，也是非常惊艳的。
' _/ w/ l( I& ~7 O
; S0 `) f% B% R4 y) r+ ]- t6 w
* Q' Z( m) u! \( L B2 {6 O B- O最后说一下，逻辑折叠的潜能还远远没有挖掘出来。华为把Hybrid Bonding数量提升到五千万，并计划进一步提升到两个亿。但是只用到了10-15%传输信号（其它用于冗余还是power之类的？）。文中也提到了现在设计还是很依赖工程师手动做优化。后续要挖掘更多潜能，对EDA的需求会更加急迫。有了得力的工具，逻辑折叠的潜能才能完全释放出来，让华为下一代芯片变得更凉，更酷。
- G# d- S, Z, v' y; d: c
- W+ K) W8 \% v9 j8 A" J我辈当自强！
# Z) a% q( ?! B2 V) G, w. T3 h2 \* c) X, h( W& `4 \
4 b% a8 k# p+ i; T8 L4 l7 o. R: x' n7 f3 B) o
# a$ a5 Y& i4 T" T
- G. c# }7 P' r/ ~ ?6 o; w( w) F0 {/ w
|
评分
-
查看全部评分
|
雷达卡
楼主
收藏
分享
淘帖
支持
反对
提升卡
置顶卡
沉默卡
喧嚣卡
变色卡
抢沙发
千斤顶
显身卡
发表于 
发表于