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标题: 华为韬定律芯片是如何降低功耗的？ [打印本页]
作者: 可梦之    时间: 昨天 07:00
标题: 华为韬定律芯片是如何降低功耗的？
本帖最后由 可梦之 于 2026-9-11 07:35 编辑
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华为推出韬定律后，大家（包括我）最关心的一个疑问是：把两个芯片面对面放在一起，功耗和散热怎么办？ 6 [. B# y0 o9 _% f3 I
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最近，何庭波发表了第二版韬定律的论文回应了这个问题。经过麒麟2026（内部名称，对外是麒麟9050 Pro）芯片验证，韬定律芯片不仅仅没变热，还变冷了。: V" O. j" {- E1 E+ d

0 A+ S+ }1 m) L" V这个结论得到了广泛的媒体报道，但还是有点反直觉的。华为到底是怎么做到芯片功耗的1+1<1，抱着这样的疑问，我把论文原文拜读了一下（https://chinaxiv.org/abs/202609.00031）。
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论文报告芯片密度提升了55%，与此同时功耗降低了66%。非常亮眼的数据。3 D; U4 I: @& R: z" c2 q1 q

3 a( |: A- _1 R+ j" ~, D主要的阐述逻辑是：功耗的大头不是计算，而是数据传输。韬定律，或者具体来说，逻辑折叠缩短了芯片连线，从而降低了功耗。' E1 ^# h0 L+ {" J# s7 U9 ]% W

( o3 {. }. c2 L" I5 S5 C# G这是讲得通的，但我还是有疑问，逻辑折叠能把连线缩短多少，单靠这个能降低66%的功耗？细看之下，逻辑折叠平均降低了20%的金属走线长度，关键路径下能降低70%，在时钟网络上效果更好，平均降低28%，而且将clock buffer降低了一多半。数据非常炸裂，但是貌似不足以降低这么多功耗吧。8 z# M  E+ M& W5 p# e/ Z
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解开我困惑的是第四章，这里提出两个测试方法：等效性能模式(iso-performance)和满血模式（full throttle)。前者降低芯片电压，算力和前代的麒麟9030 Pro保持持平。而前文公式1可见功耗和电压的平方成正比。将电压降低一半，性能就能降低到四分之一。这个才应该是功耗降低的首席功臣。3 @# l6 L4 B) Z- C

, s( N' ]0 Q5 w) b, w4 _' f文中图1信息量相当密集，让我们来仔细看一下。+ e8 l6 a' u* u- |4 H6 M* E' z0 s

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, T( w" K8 R' Y7 L& D$ \首先，66%的数据是NPU在等效模式下的数据，其它部分数据为：GPU 58%，CPU：41%和23%（不同测试集），DSP：25%（2026）。满血版数据则为：NPU：+37%，GPU：+20%，CPU：+11%/+14%。选择最好的数据放是写论文的基操。$ A/ Y5 _: {1 E, K5 _8 F

3 G4 n1 [; T" H& S! a' }其次，看NPU是如何节省66%的。相比9030，芯片最高频率从1.2G降低到1.1G，满血电压从0.85降低到0.70，根据公式1，大致估算同样设计功耗降低到（0.7/0.85)^2*(1.1/1.2)=62%。等效模式下频率从1.2G降低到0.442G，电压从0.85降低到了0.55V，根据公式1估算功耗降低到（0.55/0.85)^2*(0.442/1.2)=15%。当然，公式1只是数据传输的功耗而非整体的功耗。但也可以看出电压对功耗的影响甚大。
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1 |  ~9 }( t$ S. t" e为什么等效模式下电压/频率能降低这么多？关键在于性能从29TOPS增加到70TOPS。在频率降低的情况下，这一性能提升基本是更多计算单元造成的。简单估算计算单元增加了70/29*1.2/1.1=2.63倍。如果工艺和晶体管密度类似，那么芯片面积也增加到2.63倍。逻辑折叠理想情况下能让面积减半（NPU中大量重复计算单元，还是比较容易均分到上下两个die的），这样面积增加到1.31倍。我们看图中数据，NPU的投影面积增加为1.27倍，这里应该是逻辑折叠起了作用，走线变短可以进一步提升密度，当然不排除工艺进步因素。' \: w4 X0 ]2 W9 T6 C# Y. j) q
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在满血模式下，估算功耗是0.62*2.63=1.63，但实测数据是1.37，这个差距剔除模型误差因素，主要或部分应该是逻辑折叠带来的。在等效模型下，估算功耗是0.15*2.63=0.39，和文中0.34更接近些。' G& W+ V* ^$ i  P9 L, u/ H
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因为干活的多了，所以每个NPU计算单元可以算慢点。等效模式下可以慢1.2/0.442=2.71倍，和上面数据是吻合的。我猜另外一个降低频率的因素是时延，一般来说电压降低，时延会增加。时钟周期必须拉长，否则setup违例芯片就乱套了。但不好简单估算这个关系。1 |7 t& u2 Y1 r3 }
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散热更多考虑功耗密度，因为NPU投影面积增大为1.27倍，功耗密度相比更好更漂亮。等效模式下降低到27%，满血模式只增加7%。7 ^, S. n. b: x4 z8 r' `
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其它模块例如GPU、CPU可以类似分析。GPU性能从61提升到86.9，芯片面积降低到96%；CPU性能从1700/1854到2005/2084，面积降低到78%。CPU不好折叠，最差情况下功耗密度增加46%。DSP面积降低到60%，功耗密度增加24%，但麒麟2027会降低到97%。# M. M2 d6 j& e+ L! v% N

. T5 z7 m3 E* P+ [- b8 G芯片散热要考虑最差的满血模式。论文指出，这里功耗密度是上下两层die的数据，每一层的功耗密度会更低。而让芯片不工作的是晶体管的温度，所以问题不大。另外他们设计的时候特意将发热单元放在更容易散热的地方。另外逻辑折叠让走线变短，芯片面积减小，也腾出更多空间用于散热。下层的die可能会比上层的高个几度，但下面也更容易散热还好。
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  _% w. ~2 K) b; i1 z/ ?) N" z4 k至此，我的问题得到了答案：逻辑折叠使得可以制造更多的计算单元，在等性能模式下，降低计算单元的电压可以大幅度降低功耗，逻辑折叠缩短了走线进一步降低功耗。综合因素使得麒麟2026变得更凉了。这一策略在NPU/GPU等并发好的模块效果非常明显，在GPU/DSP等上面则稍微逊色一些。4 @3 ?* B. S; X8 m( T4 {

1 L2 I1 U3 h; H, {( i0 ]通过降低电压降低功耗不是逻辑折叠的专属，过去几十年我们把电压从几伏降低到现在零点几伏，否则芯片早把自己烧坏了。但阈值电压是有极限的，不确定还能挖出多少潜力。但是逻辑折叠，使得工艺密度不增加的情况下能够制造更多的计算单元，殊途同归，也是非常惊艳的。
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& k, ]9 w! {0 l- y最后说一下，逻辑折叠的潜能还远远没有挖掘出来。华为把Hybrid Bonding数量提升到五千万，并计划进一步提升到两个亿。但是只用到了10-15%传输信号（其它用于冗余还是power之类的？）。文中也提到了现在设计还是很依赖工程师手动做优化。后续要挖掘更多潜能，对EDA的需求会更加急迫。有了得力的工具，逻辑折叠的潜能才能完全释放出来，让华为下一代芯片变得更凉，更酷。
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: h; V. j5 ]+ h0 `3 ]1 T( C2 c  X我辈当自强！
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tau_fig1.jpg (207.37 KB, 下载次数: 8)

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作者: 隧道    时间: 昨天 12:02
今天偶然让AI对比了一下骁龙8E5与麒麟9030，才发现其实麒麟芯片落后很多的。
4 Z6 w( {3 [( u* m但愿9050pro能赶上来。
作者: 可梦之    时间: 昨天 12:26
隧道 发表于 2026-9-11 12:02( f, n3 F% ~2 `9 F. e8 e
今天偶然让AI对比了一下骁龙8E5与麒麟9030，才发现其实麒麟芯片落后很多的。
5 W* F( D3 j7 y" a% A3 I, C但愿9050pro能赶上来。 ...
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制造差距摆着呢。一个台积电3nm，一个可能是中芯国际的N+3，大概介于台积电的7nm到5nm之间。
作者: 晨枫    时间: 昨天 15:05
好文！还在消化中。
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可以“盗版”到观网风闻吗？会著名“原作者可梦之”。
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对了，第一个图转不出来。
作者: 可梦之    时间: 昨天 15:37
晨枫 发表于 2026-9-11 15:05: y) U* b3 v# d1 F
好文！还在消化中。
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! d1 c; T# ]& L& `' b) ~' d# E* o可以“盗版”到观网风闻吗？会著名“原作者可梦之”。

# Y# R7 q9 g* [* P+ x8 j, m( I9 q可以，多谢。
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) @6 b7 R- e( r( O2 ]: g图片网址是
0 H3 k9 P) j0 p+ }https://pic.imgdd.cc/i/034MdXQk6oElQ3UA3eJ7oQ.jpg3 L  }1 J6 F- s* G* N6 l" A8 Q/ Q
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如果还是不行，就是论文中的图1，我也是从论文上截下来的。
作者: WiFi    时间: 昨天 23:48
“刚看到新闻报道，感觉就是不靠谱的营销。业界一致都在优化各个层级的时延。几十年前大家就意识到这个问题，我导师20年前就发表论文，讨论基于计算免费，优化数据移动模型下的软件算法。华为不过是把这些打包，起了个好听的名字营销罢了。”
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老弟想不想根据新信息对你上篇“营销罢了”的文章做一个回溯？你这样真正的业内人士对这个事情从“字研”不认可，到可能真是“自研”做出来东西了，的变化对很多不了解底层详细技术但是选择相信华为的“晨大，掌柜等”是一个很好的背景补充。* _- V5 `$ P3 w/ {
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期待。。。
作者: 隧道    时间: 6 小时前
可梦之 发表于 2026-9-11 12:26
2 j7 {5 R- M7 p  R0 [; g" M3 Z制造差距摆着呢。一个台积电3nm，一个可能是中芯国际的N+3，大概介于台积电的7nm到5nm之间。 ...

! H8 i# A/ T* `; y9050pro能赶上8E5吗？8E6不敢想。5 ]% Y8 @8 e" y  z
我在麒麟980买完手机之后就用到现在，不再关心芯片了。



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